Цифровые устройства и микропроцессоры

Размещено на http://www.allbest.ru/

Криворожский колледж

Национального авиационного университета

«КРАУСС»

Конспект лекций

по учебной дисциплине

«Цифровые устройства и микропроцессоры»

Кривой Рог

2006

Пономарев И.А., Панченко Ю.Н. Конспект лекций по учебной дисциплине «Цифровые устройства и микропроцессоры» , часть I: Учебное пособие для учебных заведений гражданской авиации I-III уровня аккредитации. - Кривой Рог: КК НАУ, 2006. - 47 с.

Рецензенты: Бакулин Е.В., Сергеев Н.Г.

Рекомендован цикловой комиссией «Радиоэлектронного оборудования наземных средств обеспечения полетов» КК НАУ «КРАУСС» для проведения лекционных занятий для специальностей

5.090.705 «Техническая эксплуатация радиоэлектронного оборудования воздушных судов», 5.090.706

«Техническая эксплуатация радиоэлектронного оборудования наземных средств обеспечения полетов»,

6.090.700 «Радиоэлектронные устройства, системы и комплексы» протоколом №1 от 30 августа 2005 г.

1. КОДИРОВАНИЕ ИНФОРМАЦИИ В ЭВМ

1.1 СИСТЕМЫ СЧИСЛЕНИЯ

В позиционных СС "вес" каждого разряда зависит от его позиции в числе. К числу непозиционных относится "римская" СС, например число - XVII.

Любое неотрицательное число в позиционной системе счисления (СС) может быть представлено в виде:

D = Cn-1*bn-1 + Cn-2*bn-2 + ... + C1*b1 + C0*b0 + C-1*b-1 + C-2*b-2 +..,

где D - десятичный эквивалент числа, Ci - значение i-го разряда, b - основание системы счисления, b в

степени i - вес i-го разряда и n число разрядов целой части числа. В вычислительной технике ниболее распространены: двоичная (BIN), десятичная (DEC), шестнадцатеричная (HEX) и непозиционная двоично- десятичная (BCD) системы счисления. В BCD системе вес каждого разряда равен степени 10, как в десятичной системе, а каждая цифра i-го разряда кодируется 4-мя двоичными цифрами. Восьмеричная СС (OCT) применяется реже. В 16-ной системе счисления цифры от 0 до 9 совпадают с десятичными, а для ЦИФР больше 10 используются буквы латинского алфавита : A(a) = цифра 10, B(b) = 11, C(c) =12, D(d) = 13, E(e) =14. Первые 16 чисел представлены в таблице 1.

Двоичное число 10010011 = 1 * 2^7 + 1 * 2^4 + 1 * 2^1 + 1 * 2^0 = 147 (DEC). Для перевода числа из

двоичной системы в 16-ную, его необходимо разбить начиная справа на группы по 4 двоичных цифры и каждую группу представить 16 - ной цифрой из таблицы. Для обратного перевода каждая HEX цифра заменяется четверкой двоичных, незначащие нули слева отбрасываются. Двоично-десятичное число можно записывать и десятичными цифрами, например 1997, и двоичными - 0001 1001 1001 0111. Каждое десятичное число можно представить в виде BCD, например 19(DEC) = 19(BCD), но их двоичные представления не равны: 19(DEC) = 10011(BIN), а 19(BCD) = 1 1001(BIN). Не каждая запись из нулей и единиц имеет двоично-десятичный эквивалент. Например, 11001001(BIN) = ?(BCD) = C9(HEX) = 201(DEC), т.к. десятичной цифры 12 = 1100 не существует!

Примеры преобразований:

Найдитедесятичноечислобеззнакасоответствующеедвоичномучислу 00111011.

Пояснение:	номер разряда	7	6	5	4	3	2	1	0
	вес разряда	128	64	32	16	8	4	2	1
	значение разряда	0	0	1	1	1	0	1	1

ОТВЕТ :десятичный эквивалент0 + 0 + 32+ 16+ 8 + 0 + 2 + 1 = 59(DEC)

Найти (HEX)16-ный код приведенного выше двоичного числа 00111011.

Пояснение:	номер разряда	3	2	1	0	3	2	1	0
	вес разряда	8	4	2	1	8	4	2	1
значение разряда	0	0	1	1	1	0	1	1

ОТВЕТ:16-ный эквивалент0 + 0 + 2 + 1 (3)8 + 0 + 2 + 1 (11) =

3B(HEX)

так как в HEX коде цифра 11 записывается с помощью буквы B.

1.2 МАШИННОЕ ПРЕДСТАВЛЕНИЕ ИНФОРМАЦИИ

Микропроцессоры обрабатывают упорядоченные двоичные наборы. Минимальной единицей информации является один бит.

Далее следуют - тетрада (4 бита), байт ( byte 8 бит), двойное слово (DoubleWord 16 бит) или длинное

(LongWord 16 бит) и учетверенное слова. Младший бит обычно занимает крайнюю правую позицию.

1.3 ЧИСЛА С ФИКСИРОВАННОЙ ТОЧКОЙ

Такие числа могут быть как целыми, так и дробными. Точка мысленно фиксируется рядом с любым разрядом. Если она располагается справа от младшего бита, то число целое, если слева от старшего - число дробное. Далее будут рассматриваться только целые числа с фиксированной точкой, для нецелых чисел чаще применяется показательная форма, о которой пойдет речь дальше.

Естественным представлением целого неотрицательного числа является двоичная система счисления.

Кодирование отрицательных чисел производится тремя наиболее употребительными способами, в каждом из которых крайний левый бит - знаковый. Отрицательному числу соответствует единичный бит, а положительному - нулевой. Каждый способ оценивается по скорости и затратам на выполнение сложения и изменения знака числа, т.к. вычитание есть сложение с измененным знаком одного операнда.

1.Прямой код. Изменение знака производится просто, путем инверсии бита знака. Пусть 00001001 =

9, тогда 10001001 = -9. Если при сложении двух чисел в этом коде знаки совпадают, то трудностей нет. Если знаки различаются необходимо найти наибольшее число, вычесть из него меньшее, а результату присвоить знак наибольшего слагаемого.

2.Обратный код, инверсный или дополнительный "до 1". Изменение знака производится просто - инверсией всех бит: 00001001 = 9, а 11110110 = -9. Сложение также выполняется просто, т.к. знаковые биты можно складывать. При переносе единицы из левого (старшего) бита, она должна складываться с правым (младшим). Например: 7 + (-5) = 2.

00000111 = 7

11111010 =-5 (инверсия 00000101 = 5)

1 00000001

100000010 = 2

Сложение в обратном коде происходит быстрее, т.к. не требуется принятие решения, как в предыдущем случае. Однако суммирование бита переноса требует дополнительных действий. Другим недостатком этого кода является представление нуля двумя способами, т.к. инверсия 0...00 равна 1. ..11 и сумма двух разных по знаку, но равных по значению чисел дает 1...11.Например: (00001001 = 9) + (11110110 = -9) = 11111111. Кстати, из этого примера понятно почему код называется дополнительным "до 1". Этих недостатков лишен

3.Дополнительный или дополнительный "до 2" код. Число с противоположным знаком находится инверсией исходного и добавлением к результату единицы. Например, найти код числа -9.

00001001 = 911110111 =-9

11110110 - инверсия00001000 - инверсия

1	1
11110111 =-9	00001001 =	9

Проблемы двух нулей нет. +0 = 00000000, -0 = 11111111 + 1 = 00000000 (перенос из старшего бита не учитывается).Сложение производится по обычным для неотрицательных чисел правилам.

00001001 = 9

11110111 =-9

1 00000000

Из этого примера видно, что в каждом разряде двух равных по модулю чисел складываются две единицы, что и определило название способа. Этот метод применяется наиболее часто, и когда говорят о дополнительном коде, то имеется в виду дополнительный "до 2-х" код.

1.4 ДИАПАЗОН ЦЕЛЫХ ЧИСЕЛ С ФИКСИРОВАННОЙ ТОЧКОЙ

Беззнаковые числа: 0 <= D <= 2^n - 1. n - число разрядов

Байт:	0-255	(DEC)	Слово:	0- 65535
	00..0 - 11..1	(BIN)		00..0 - 11..1
	0-FF	(HEX)		0- FFFF

Числа со знаком:-2^(n-1) <= D <= +2^(n-1)-1. n - число

разрядов.

Байт:	-128-+127	(DEC)	Слово:	-32768-+32767
	10..0 - 01..1	(BIN)		10..0 - 01..1

80-7F(HEX)8000- 7FFF

1.5 ЧИСЛА С ПЛАВАЮЩЕЙ ТОЧКОЙ (ВЕЩЕСТВЕННЫЕ)

Вещественные числа хранятся и используются в ЭВМ в показательной форме, т.е. в виде двух

составляющих: мантиссы и порядка. Различия в способах такого представления чисел заключаются в количестве байтов отводимых под порядок и мантиссу и небольших отличиях в форме их хранения.

Например в четырехбайтовом формате под мантиссу отводится 3 байта и один байт для хранения порядка (КВ - короткий вещественный формат).

D = ±M * 2^(E-127)

Последовательность расположения байтов

в различных ЭВМ может быть разной. D - десятичный эквивалент числа , M - нормализованная мантисса, Е - смещенный порядок, SM - бит знака мантиссы.

1.6 ДИАПАЗОН ПРЕДСТАВЛЕНИЯ ВЕЩЕСТВЕННЫХ ЧИСЕЛ

У нормализованной мантиссы первая значащая цифра (единица) мысленно находится слева от запятой, а справа располагаются 23 разряда - 1,xx..xx. Поэтому Mmax = 1,111..11 = 1 +1/2 +1/4+ 1/8 +...= 2, а

Mmin= 1,000..00 = 1 для положительных чисел (SM=0) и -1 и -2 для отрицательных, (SM=1). Порядок числа

Emax = 11111110 = 254, а Emin = 00000001 = 1. Теперь нетрудно определить диапазон представления положительных чисел от +Dmax = Mmax * 2^(254-127) = 3,4 * 10^38 до +Dmin = Mmin * 2^(1-127) = 1,17 *10^(-38). Точность определяется числом достоверных десятичных цифр. При 23 двоичных разрядах мантиссы 2^23 примерно равно 10^7, т.е. достоверными являются только 6-7 значащих десятичных знаков, а не 38. Необходимо отметить, что значения порядка 11111111 и 00000000 по международному стандарту

IEEE 754 и 854 предназначены для кодирования денормализованных чисел, отрицательной и положительной бесконечностей, неопределенности и, так называемых Не-чисел.

1.7 ДВОИЧНО-ДЕСЯТИЧНЫЙ КОД

Двоично-десятичный код (ДДК) или Binary Coded Decimal (BCD) может быть упакованным, когда в одном байте хранятся две десятичные цифры, либо неупакованным - по одной цифре в байте.Упакованное число 1996 представляется в виде двух байтов: 0001 1001 и 1001 0110. Для знака числа отводится дополнительный байт, например в формате (ДД) девять байтов отводится для размещения 18-ти цифр, а в старшем бите десятого байта находится знак числа.

1.8 БУКВЕННО-ЦИФРОВОЙ КОД

Для вывода информации на устройства отображения, например дисплей или принтер, а также для ввода или передачи данных используются буквенно-цифровые коды. Буквы, цифры, математические символы, знаки препинания, символы для рисования линий, управляющие символы и некоторые другие кодируются однобайтовыми числами. Существует несколько разновидностей таких кодов, например: ASCII, КОИ-7, КОИ-8, альтернативный код ГОСТ, основной код ГОСТ и другие. ASCII и 7-ми битовый код для обмена информацией (КОИ-7) отображают первые 128 символов и входят в состав остальных кодировок. Дополнительные символы и русский алфавит входят в восьмибитовые расширенные коды (КОИ-8, альтернативный и основной). Общее число символов в этих кодах равно 256. Таблица некоторых кодов приведена ниже. Следует отметить, что нулевой код (NULL) не кодирует цифру ноль и вообще никак не отображается.

Символ ¦ Код(HEX)Символ ¦ Код(HEX)Символ ¦ Код(HEX)

--------+----------------+----------------+--------- "ничего"¦00"A"¦41"А"¦81

"0"	¦	30	"B"	¦	42	"Б"	¦	82
"1"	¦	31	"C"	¦	43	"В"	¦	83
..	¦	..	..	¦	..	..	¦	..
"9"	¦	39	"Z"	¦	5A	"Я"	¦	9F
":"	¦	3A	"["	¦	5B	"а"	¦	A0

\ ASCII кодировка /

\ альтернативная кодировка /

В Internet для русского языка используется кодировка КОИ-8. В настоящее время разработан и используется 16-ти битовый Unicode с 65536 различными симвоволами.

1.9 ВОСЬМИСЕГМЕНТНЫЙ КОД

Служит для отображения образа BCD или HEX цифры высвечиваемой на индикаторе в виде набора

0 и 1. Может быть принято следующее соответствие между битами и сегментами:

Внизу приведен битовый набор для высвечивания цифры 4. Единицы обычно соответствуют светящимся сегментам.

1.10 НЕОДНОЗНАЧНОСТЬ ПРЕДСТАВЛЕНИЯ ДВОИЧНЫХ НАБОРОВ

Набор единиц и нулей хранящихся в регистре или ячейке памяти (двоичный набор) для

микропроцессора ничего не означает. Пусть в регистре находится набор из восьми битов 10000110. Он может быть интерпретирован следующим образом, как:

1) двоичное число = 10000110, имеющее

а) шестнадцатиричный эквивалент = 86(HEX),

б) восьмиричный эквивалент = 206(OCT),

в) десятичный эквивалент числа без знака = 134(DEC),

2) дополнительный код отрицательного числа =-122(DEC),

3) двоично-десятичное упакованное число = 86(BCD),

4) альтернативный код буквы "Ж",

4') код КОИ-8 символа "¦",

5) восьмисегментный код цифры "1.",

6) часть вещественного числа,

7) реализация множества,включающего 3 элемента из 8-ми,

8) часть адреса ячейки памяти или внешнего устройства,

9) код операциии т.д.

Поэтому ответственность за интерпретацию двоичных наборов возлагается на программиста.

Например, попытка сложить ASCII коды "1" + "2" не даст в сумме код "3", а даст 31(HEX) + 32(HEX) =

63(HEX), что соответствует коду латинской буквы "c".

2. ЛОГИЧЕСКИЕ ФУНКЦИИ И ЭЛЕМЕНТЫ

2.1 ОСНОВНЫЕ ПОЛОЖЕНИЯ АЛГЕБРЫ ЛОГИКИ

В отличие от аналоговых электронных устройств, в цифровых устройствах (ЦУ) входные и выходные сигналы могут принимать ограниченное количество состояний. В соответствии с логическим соглашением (ГОСТ 2.743-82), в зависимости от конкретной физической реализации элементов ЦУ, более положительному значению физической величины, "H" - уровень, соответствует состояние "логическая 1", а менее положительному значению ,"L - уровень" - "логический 0". Такое соглашение называется положительной логикой. Обратное соотношение называется отрицательной логикой. В ГОСТ'е 19480 - 89 даны наименования, определения и условные обозначения основных параметров и характеристик цифровых микросхем.

Теоретической основой проектирования ЦУ является алгебра-логики или булева алгебра, оперирующая логическими переменными. Для логических переменных, принимающих только два значения,существуют 4 основных операции. Операция логическое "И" (AND) конъюнкция или логическое умножение, обозначается * или /\. Операция логическое "ИЛИ" (OR), дизъюнкция или логическое сложение, обозначается + или \/ .

Операция логическое "НЕ" (NOT), изменение значения, инверсия или отрицание, обозначается чертой над логическим выражением. Инверсия иногда будет в тексте обозначаться знаком " ~ ". Операция эквивалентности обозначается "=" . Следующие соотношения являются аксиомами.

(1)0 + 0 = 0	1 * 1 = 1(1')
(2)1 + 1 = 1	0 * 0 = 0(2')
(3)1 + 0 = 0 + 1 = 1	0 * 1 = 1 * 0 = 0(3')
(4)~1 = 0	~0 = 1(4')

Из (1, 2) и (1',2') следует: x + x = x и x * x = x. (5) Из (1, 3) и (2',3') следует: x + 0 = x и 0 * x = 0. (6) Из (2, 3) и (1',3') следует: 1 + x = 1 и x * 1 = x. (7) Из (3) и (3') следует: x +~x = 1 и~x * x = 0.(8) Из (4) и (4') следует: ~(~x) = x.(9) И, наконец, из (1,1'), (2,2'), (3,3') и (4,4') следует:

~( x0+x1 ) = ~x0 * ~x1 и ~( x0 * x1) = ~x0 + ~x1 .(10)

Последние выражения (10) называют принципом двойственности или теоремой Де Моргана (инверсия логической суммы равна логическому произведению инверсий и наоборот). Соотношения двойственности для n переменных, часто записывают в виде:

~(x1 + .. + xn) = ~x1 * . .* ~xn и

~(x1 * .. * xn) = ~x1 + .. + ~xn(11)

На функции И и ИЛИ распространяются обычные алгебраические законы - переместительный,

сочетательный и распределительный, которые легко доказываются методом перебора: x1 op x0 = x0 op x1

- переместительный, x2 op x1 op x0 = (x2 op x1) op x0 - сочетательный и x2*(x1+x0) = (x2*x1) + (x2*x0) и x2

+ (x1*x0) = (x2+x1) * (x2+x0) - распределительный, где операция op может быть, либо И, либо ИЛИ. Наряду

с тремя основными логическими функциями, называемыми также переключательными, существуют и другие.

2.2 ПЕРЕКЛЮЧАТЕЛЬНЫЕ ФУНКЦИИ

Для n-логических переменных (аргументов) существует 2n их комбинаций или двоичных наборов. На каждом таком наборе может быть определено значение функции 0 или 1. Если значения функции отличаются хотя бы на одном наборе, функции - разные. Общее число переключательных функций (ПФ) от n аргументов равно N=22n. Для n=2, N=16. При n=3, N=256 и далее очень быстро растет. Практическое значение имеют 16 функций от 2-х переменных, т.к. любое сложное выражение можно рассматривать как композицию из простейших. В таблице 1 приведены некоторые из ПФ для n=2. i-номер набора входных переменных x1 и x0.

ЗАПОМНИТЕ СЛЕДУЮЩИЕ ОПРЕДЕЛЕНИЯ. Функция "И" равна единице, если равны единице ВСЕ ее аргументы. Функция "ИЛИ" равна единице, если равен единице ХОТЯ БЫ один аргумент. Функция "ИСКЛЮЧАЮЩЕЕ ИЛИ" (XOR) равна единице, если равен единице ТОЛЬКО один ее аргумент.

2.3 УСЛОВНЫЕ ОБОЗНАЧЕНИЯ ЛОГИЧЕСКИХ ФУНКЦИЙ НА СХЕМАХ

Количество входов логического элемента, участвующих в формировании логической функции, называется коэффициентом объединения - Коб ( не путать с коэффициентом разветвления). У всех выше приведенных схем, за исключением инвертора, коэффициент объединения равен двум. Промышленностью выпускаются схемы с Коб=2,3,4,8. Для получения схем с другим числом входов основные элементы можно объединять. Например, если требуется пятивходовая схема И, то ее можно получить, используя сочетательный закон следующим способом: x0*x1) * x2 * x3 * x4, т.е. требуются две двухвходовые и одна трехвходовая схемы И, для первого варианта, либо одна двухвходовая и одна четырехвходовая - для второго (рис.1).

Можно использовать и восьмивходовую схему И, подав на незадействованные входы "1", либо некоторые из переменных, в соответствии с выражениями (5) или (7).

2.4 СПОСОБЫ ПРЕДСТАВЛЕНИЯ ЛОГИЧЕСКИХ ФУНКЦИЙ

Целью проектирования цифрового устройства является получение его логической функции (ЛФ) и соответствующей ей схемной реализации. ЛФ могут иметь различные формы представления: 1) словесное,

2) графическое, 3) табличное, 4) алгебраическое, 5) на алгоритмическом языке (например VHDL) и 6) схемное. В качестве примера, рассмотрим функцию Y от двух переменных x1 и x0, заданную словесным описанием: Y=1, если переменные НЕ РАВНЫ и Y=0, если x1=x0. Такую ЛФ удобно назвать функцией НЕРАВНОЗНАЧНОСТИ. Переходим к табличному представлению Y (таблица 2).

Табличное представление значений ЛФ для всех наборов входных переменных называется таблицей истинности. В общем виде переход от табличного представления к алгебраическому может осуществляться по формуле (12), одной из основных в алгебре логики.

Выражение (12) называется совершенной дизъюнктивной нормальной формой ЛФ (СДНФ). mi - минтерм или логическое произведение всех переменных i-го двоичного набора, входящих в прямом виде, если значение этой переменной в наборе равно 1, и в инверсном виде, если ее значение равно 0. fi - значение ЛФ на i - ом наборе. Доказательство (12) базируется на теореме разложения, в соответствии с которой любую ЛФ f(..) от n-переменных можно разложить по переменной xi в виде: f(x(n-1),...,xi,. ..,x0) = ~xi*f(x(n-1),...,0,..,x0) + xi*f(x(n-1),..,1,..,x0). Это выражение для xi=0 равно ~0*f(x(n-1),...,0,..,x0) + 0*f(x(n-

1),..,1,..,x0) = f(x(n-1),...,0,..,x0). При xi=1 оно будет равно ~1*f(x(n-1),..,1,..,x0) + 1*f(x(n-1),..,1,..,x0) = f(x(n-

1),...,1,..,x0), т.е. при любых значениях xi теорема разложения справедлива. Теорему разложения можно применить n раз и тогда ЛФ будет разложена по всем своим переменным.

В виде примера рассмотрим функцию F=f(x1,x0) от двух переменных. Разложение этой функции по переменной x1 даст: F= ~x1*f(0,x0) + x1*f(1,x0) Продолжая эту операцию для переменной x0, получим:

F =~x1*(~x0*(f(0,0) + x0*(f(0,1)) + x1*(~x0*(f(1,0) + x0*(f(1,1)) = ~x1*~x0*f(0,0) + ~x1*x0*f(0,1) + x1*~x0*f(1,0) + x1*x0*f(1,1).(12.1)

Выражение (12.1) позволяет записать все переключательные функции от двух переменных, используя только три основных логических операции.

Рассмотрим разложение функций F7-"ИЛИ" и F1-"И", для чего необходимо обратиться к соответствующим строчкам таблицы 1. Функция И на двоичных наборах входных переменных x1 и x0

(00,01,10,11) принимает значения 0,0,0,1. Записывая выражение (12.1) для этих значений получим: F1(x1,x0

) = ~x1*~x0*0 + ~x1*x0*0 + x1*~x0*0 + x1*x0*1 = x1*x0, что соогласуется с ее определением. Таким же образом, находим алгебраическое выражение функции F7-"ИЛИ", которая, соответственно, на тех же входных наборах принимает значения: 0,1,1,1. Тогда, в соответствии с (12.1), F7(x1,x0) = ~x1*~x0*0 +

~x1*x0*1 + x1*~x0*1 + x1*x0*1. Вынося за скобки в двух последних слагаемых x1, получим F7 = ~x1*x0*1

+ x1*(~x0*1 + x0*1). На основании аксиомы (8), выражение в скобке равно "1" и F7 = ~x1*x0*1 + x1.

Применяя распределительный закон, найдем (~x1+x1) * (x0+x1) = x1+x0.

Возвращаясь к таблице 2, получим Y = 0*~x1*~x0 + 1*~x1*x0 + 1*x1*~x0 + 0*x1*x0 = ~x1*x0 +

x1*~x0 = x1 (+) x0 = F6 (функцияия неравнозначности).

С помощью формулы (12) любую, сколь угодно сложную, логическую функцию можно представить в виде трех основных ЛФ: "И", "ИЛИ", "НЕ", представляющих собой логический базис.

2.5 ЛОГИЧЕСКИЙ БАЗИС

Набор простейших ЛФ, позволяющих реализовать любую другую функцию называется логическим базисом (ЛБ). Функции И, ИЛИ, НЕ не являются минимальным ЛБ, т.к. сами могут быть представлены через другие функции, например через F8(ИЛИ -НЕ) или F14(И - НЕ).

Следовательно базис "И - НЕ" является минимальным. Реализацию НЕ,И,ИЛИ в базисе "ИЛИ - НЕ" произвести самостоятельно, используя перечисленные аксиомы.

2.6 СХЕМНЫЕ ОСОБЕННОСТИ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ

цифровой микропроцессор логическая схема

Приведенные выше логические элементы (ЛЭ) И, ИЛИ, НЕ, И-НЕ и другие могут иметь некоторые схемотехнические особенности.

БАЗОВЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ

На рисунке приведена упрощенная схема И-НЕ и его условное обозначение.

Напряжения на базах транзисторов VT1 и VT2 находятся в противофазе и, если x0*x1=1, то нижний транзистор открыт, а верхний закрыт, так как ~(x0*x1)=0 . Потенциал коллектора VT2 в этом случае примерно равен нулю и следовательно y=0. При других значениях x0 и x1 нижний транзистор закрыт, а верхний открыт и на выходе схемы - высокий уровень, т.е. схема работает как элемент И-НЕ. Выходы нескольких БЛЭ категорически нельзя соединять вместе, потому что, если n-1 элементов находятся в состоянии "1", а n-ый в состоянии "0", то n-1 транзисторов VT1 будут "сливать" (sink) токи в единственный транзистор VT2 n-го элемента. Суммарный ток может превысить допустимое значение и VT2 выйдет из строя.

2.7 ЭЛЕМЕНТ С ОТКРЫТЫМ КОЛЛЕКТОРОМ

Логический элемент И-НЕ с открытым коллектором (ОК) (см.рис.2. слева) обозначается в поле элемента ромбом с чертой внизу.



К открытому коллектору снаружи могут подключаться резисторы, обмотки реле и двигателей, светодиоды и т.д. Открытые коллекторы нескольких элементов в отличие от базового логического элемента могут соединяться вместе, образуя "монтажное И" (рис.2 - справа) для прямых значений переменных т.к. y=y0*y1=1 при y0=y1=1. Иногда такую схему называют "монтажное ИЛИ", потому что y = ~(x0*x1) *

~(x2*x3) в соответствии с соотношением двойственности равно ~(x0*x1 + x2*x3) (рис.2). Логический элемент И с открытым эмиттером, обозначается ромбом, но с чертой сверху.

2.8 ЭЛЕМЕНТЫ "И - ИЛИ - НЕ" И РАСШИРИТЕЛИ

Такие схемы объединяют несколько элементов И, подключенных выходами к элементу ИЛИ-НЕ (рис.3). Если количества переменных a,b,..e недостаточно, используются элементы-расширители, подключаемые к входам расширения C и E (входы для открытых коллектора и эмиттера). Символ &1 обозначает функцию И, объединяемую по ИЛИ (рис.4). Здесь и далее символом * обозначаются вспомогательные входы у логических элементов.



В этих схемах, как и вообще в элементах ИЛИ, неиспользуемый вход ИЛИ д.б. подключен к 0. Поэтому, если одна из секций И незадействована, на один из ее входов необходимо подать 0. В противном случае Y всегда будет равен 0. Это особенность схем, выполненных по ТТЛ(Ш) технологии, т.к. неподключенный логический вход этих схем эквивалентен логической 1 (правда при этом ухудшаются некоторые характеристики микросхемы).

2.9 ТРИСТАБИЛЬНЫЕ ЭЛЕМЕНТЫ

Наряду с двумя логическими состояниями существует третье технологическое состояние, когда выход элемента отключается от внутренней схемы. При этом сопротивление между выходом и "землей"

становится очень большим и выход микросхемы не оказывает никакого влияния на подключенные к нему выходы других микросхем. Выходы нескольких таких элементов также могут соединяться вместе. Такое включение , разновидность "монтажного И", применяется там, где несколько источников сигналов по очереди подключаются к входам одного или нескольких приемников, не мешая друг другу. Третье состояние называют также высокоимпедансным или Z - состоянием. Схема И-НЕ с Z-состоянием выхода приведена на рис.5. слева, а ее условное обозначение - справа.

Если сигнал ~OE=0, транзистор VT3 закрыт и включенные встречно диоды не оказывают влияния на логические выходы элемента И. Напряжения на базах транзисторов VT1 и VT2 находятся в противофазе и, если x0*x1=1, то верхний транзистор закрыт, а нижний открыт. Потенциал коллектора VT2 примерно равен нулю и следовательно y=0. При других значениях x0 и x1 нижний транзистор заперт, а верхний открыт и на выходе схемы - высокий уровень, т.е. при ~OE=0 схема работает как обычный элемент И-НЕ. Картина существенно изменится при ~OE=1. Транзистор VT3 откроется до насыщения и на базах транзисторов VT1 и VT2 потенциал опустится примерно до нуля, запирая их. Выход "y" окажется отключенным от внутренней логической схемы. На схемах тристабильные элементы обозначаются ромбом с поперечной чертой или буквой Z.

Такие элементы используются там, где необходима передача инфориации по одной линии от нескольких источников к одному или нескольким приемникам. Причем, так как линия одна, то чтобы выходы пассивных источников не искажали информацию на выходе активного источника, они должны переводиться в третье состояние. Z - состояние используется по этой причине в микросхемах памяти, шинных формирователях.

Дополнительныйинверсныйвходотноситсяккатегорииуправляющихили функциональных. Функция входа зашифрована в его обозначении (Output Enable - разрешение выхода (~OE)),а значение активного уровня на этом входе,при котором функция выполняется, равно 1, если вход прямой, и равно 0, если вход инверсный, как на схеме.

2.10 МИНИМИЗАЦИЯ ЛОГИЧЕСКИХ ФУНКЦИЙ

Полученные по формуле СДНФ (12) выражение может быть преобразовано (не всегда) к виду, имеющему меньшее число переменных и операций по сравнению с исходным. Такое преобразование называется минимизацией. Рассмотрим пример. Имеется три двоичных датчика xi. Необходимо реализовать ЛФ Yмажор принимающую значение 1, когда равны 1 значения двух и более датчиков. Такая функция называется мажоритарной. Ее таблица истинности имеет вид:

По формуле (12): Yмажор = ~x2*x1*x0 + x2*~x1*x0 + x2*x1*~x0 + x2*x1*x0. (3,5,6,7 - строчки таблицы ). Полученному выражению соответствует схема на рис.6.

Схема содержит 4 трехвходовых элемента "И" и 1 четырехвходовый элемент "ИЛИ". Нахождение

минимальной формы ЛФ производится методом алгебраических преобразова- ний, с помощью таблиц

Карно или машинными методами для больших проектов.

2.11 ТАБЛИЦА КАРНО

Таблица Карно (ТК) это видоизмененная запись таблицы истинности. Для функции мажоритарности из последнего примера (ТК) выглядит следующим образом:

Правила построения ТК следующие: 1)Количество клеток ТК равно количеству строк таблицы истинности. 2)Слева и сверху располагаются значения аргументов. Порядок размещения аргументов таков, что в двух соседних по горизонтали и вертикали клетках отличается значение только одного аргумента (поэтому соседними считаются и клетки, находящиеся на противоположных краях таблицы). 3)В клетки заносятся соответствующие значения ЛФ. 4)Единичные клетки объединяются в прямоугольники (импликанты) по 2^i клеток. 5)Для каждого прямоугольника записывается произведение тех аргументов, которые в соседних клетках не изменяют своего значения. 6)Переменные входят в произведение в прямом виде, если их значение в соседних клетках равно 1, в противном случае в инверсном. 7)Полученные произведения складываются по ИЛИ в искомую ЛФ.

В примере имеется 3 прямоугольника - A,B,C, причем Ya = x2*x0 (x1 в соседних клетках меняет свое значение, поэтому в конъюнкцию не входит). Yb = x1*x0 и Yс = x2*x1.

Yмажор = Ya + Yb + Yc = x2*x0 + x1*x0 + x2*x1.(13)

Соответствующая схема (рис.7.) проще, чем на рис.6.

2.12 ПРЕОБРАЗОВАНИЕ ЛФ К БАЗИСУ "И-НЕ" И "И-ИЛИ-НЕ"

Применяя к выражению (13) аксиому двойного отрицания (9) получим:

Yмажор =~(~( x2*x0 + x1*x0 + x2*x1))(14)

Формуле (14) соответствует схема (рис.8,слева) в базисе И-ИЛИ-НЕ.

Применяя к выражению (14) соотношение двойственности (11) получим ~( ~(x2*x0) * ~(x1*x0) * ~(x2*x1)) . Последнему выражению соответствует схема в базисе И-НЕ (рис.8, справа).

2.13 ВРЕМЕННЫЕ ПАРАМЕРЫ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ

Рассмотрим реакцию инвертора на изменение входного сигнала (рис.9). Инерционные свойства инвертора приводят к задержке сигнала при его прохождении от входа к выходу.

Процесс изменения напряжения от низкого уровня L к высокому H, называется фронтом сигнала (положительным перепадом, положительным фронтом), а обратный процесс - спадом (отрицательнымперепадом,отрицательнымфронтом).Еслисущественноихвзаимное расположение, то фронт может быть передним и задним. Длительность фронтов на рис.9 обозначена t1,0

- отрицательный и t0,1 - положительный.

Величинами tзд.р.0,1 и tзд.р.1,0 обозначается время задержки распространения сигнала от входа до выхода при переходе из 0 в 1 и наоборот (рис.9). Минимальная длительность импульса на входе элемента tи.мин пропорциональна среднему значению tзд.р.ср. равному полусумме tзд.р.0,1 и tзд.р.1,0. Максимальная частота входных импульсов Fмакс обратно пропорциональна tзд.р.ср. Из сказанного следует, что быстродействие элемента тем выше, чем меньше tзд.р.ср.

Определения вышеуказанных величин с их отечественными и международными обозначениями приведены в разделе обозначения некоторых параметров микросхем.

Быстродействие схемы зависит также от алгебраической формы представления ЛФ. Пусть y = a*b +

c*a + d = a*(b+c)+d. Первой форме (ДНФ) соответствует схема (A), а второй - схема (B) см. рис.10.

Если среднее время задержки сигнала в каждом элементе одинаково, то 2tзд.р.ср. < 3tзд.р.ср. и двухъярусные схемы (СДНФ) в общем случае быстрее. Правда в записи со скобками может уменьшиться количество элементов и/или проводников (в схеме (B) на один провод меньше).

2.14 ПЕРЕХОДНЫЕ ПРОЦЕССЫ В ЛОГИЧЕСКИХ СХЕМАХ

Отличие времени задержки tзд.р. от нуля при прохождении сигнала через логическую схему может приводить к возникновению помех в выходном сигнале. Эти помехи имеют вид коротких импульсов, и в некоторых случаях приводят к серьезным сбоям в работе схем. Рассмотрим устройство на рис.11. Если элементы схемы не вносят задержки сигнала, а x0 и x1 находятся в противофазе, т.е. x0 = ~x1, то y = ~(x1 * ~x1) = 1. Если же каждый из пяти ЛЭ имеет задержку tзд.р., тогда x0' запаздывает относительно x0 на 4tзд.р. и на выходе схемы возникает незапланированный "отрицательный" импульс (интервал 1..2), сдвинутый на tзд.р. элемента И-НЕ (интервал 0..1). Процесс прохождения входных сигналов до общего выхода называется состязаниями или "гонками".

Вредный эффект "гонок" может быть устранен несколькими способами, один из которых заключается

в добавлении к ЛФ дополнительного слагаемого. Пусть некоторая ЛФ равна F = x1*x2 + ~x1*x0, тогда при x2=x0=1 может появиться помеха, вызванная тем, что сигнал ~x1 задержан относительно x1 на величину задержки инвертора (см. рис.12).

Добавление лишнего импликанта (в таблице обведен точками) устраняет проблему, т.к.при критической ситуации, когда x2=x0=1, дополнительная составляющая x0*x2=1 и функция F = x1*x2 + ~x1*x0 + x0*x2 равна всегда 1 при x2=x0=1.

В устройствах индикации такие короткие помехи можно игнорировать, так как они будут незаметны для глаз.

3. КОМБИНАЦИОННЫЕ СХЕМЫ

В комбинационных схемах логическая функция зависит только от комбинации значений входных переменных.

При описании многих цифровых устройств невозможно обойтись без упорядоченныхдвоичных наборов входных и выходных сигналов. Эти наборы удобно представлять в тех или иных системах счисления (СС).

3.1 ДЕШИФРАТОР

Дешифратор (ДШ) преобразует двоичный код на входах в активный сигнал на том выходе, номер которого равен десятичному эквиваленту двоичного кода на входах. В полном дешифраторе количество выходов m = 2n, где n - число входов. В неполном ДШ m < 2n. По определению полный ДШ должен генерировать 2n выходных ЛФ, определенных на всех наборах из n - входных переменных, т.е. минтермов. Рассмотрим ДШ с n=2 и m=4, называемый также дешифратором "2 в 4" и дополним его входом разрешения выходов OE. Активным уровнем сигнала на прямых входах/выходах будет 1, а на инверсных - 0.

По этому определению заполним таблицу истинности, где величина x может принимать любые значения.

Таблица Карно для выхода y0 и 3-х входных переменных будет иметь вид:

Прямоугольник, составленный из 1-ных клеток содержит только одну такую клетку, поэтому логическая функция выхода y0 будет иметь вид: y0 = OE*~a1*~a0. Аналогично получены остальные три уравнения. Преобразуем полученные для yi уравнения с помощью аксиомы двойного отрицания к базису И-НЕ: y0 = ~(~(OE*~a1*~a0)). Решению соответствует схема на рис.13.

Схема обведенная "..." имеет условное обозначение (A), а схема в запятых - обозначение (Б).

Возможны также еще 2 комбинации прямых и инверсных входов и выходов В и Г.

Пояснить работу ДШ можно с помощью временных диаграмм для схемы (Б). Во время действия сигнала ~OE=1 на нижних входах элементов И-НЕ(0..3) присутствует OE=0, и независимо от значений a0,a1, выходные значения ~yi=1, а yi=0, что и видно из рис.13. В эти отрезки времени t0..t1 и t2..t3 выходы "запрещены", т.е. на прямых выходах yi устанавливается пассивный уровень "0", а на инверсных выходах пассивная "1". В интервале t1..t2 сигнал ~OE=0(OE=1) и значения yi зависят только от переменных a1,a0. Если код на входах A1A0=10, что соответствует десятичной двойке, на входах второго элемента И-НЕ соберутся 3 логических "1". Сигнал ~y2=0, а y2=1, что видно на диаграмме y2. Вместо инвертора OE,может применяться более сложная схема,показанная на рис.14. Здесь OE=1 в случае,когда ~OE1 = ~OE2 = 0 и OE3



Такая схема применяется в дешифраторе "3 в 8" типа 1533ИД7(555ИД7), условное обозначение которого приведено на рис.15. Дешифраторы широко применяются в вычислительной технике, как часть больших интегральных схем, для выбора одного из нескольких внешних устройств (ВУ) при обмене данными между ним и микропроцессором. В этом случае на входы ai подаются сигналы, называемые адресом ВУ, а входы называются адресными.

3.2 ДЕМУЛЬТИПЛЕКСОР

Устройство передающее сигнал с информационного входа на один из выходов, причем номер этого выхода равен десятичному эквиваленту двоичного кода на адресных входах, называется демультиплексором (ДМ). В качестве ДМ может использоваться дешифратор, у которого вместо сигнала OE подается информационный сигнал x. Например, если на входы подать код a1a0=10(BIN)=2(DEC), то сигнал x появится на выходе y2, а на остальных выходах yi=0. На рис.16. даны условное обозначение ДМ "1 в 4" и его механический аналог.

3.3 УВЕЛИЧЕНИЕ РАЗРЯДНОСТИ ДЕШИФРАТОРОВ И ДЕМУЛЬТИПЛЕКСОРОВ

На рис.17 показано соединение двух ДШ "3 в 8" для получения одного ДШ "4 в 16", или двух демультиплексоров "1 в 8" для получения одного "1 в 16".

При пассивном значении ~OE=1 сигнал OE=0 (рис.14) и на всех выходах yi будет "1", независимо от значений сигналов ai. Если ~OE=0 (активный уровень), то какой из дешифраторов работает зависит только от сигнала a3. Так если a3=0, то на всех разрешающих входах ДШ (A) будут активные уровни, а на прямом разрешающем входе OE дешифратора (B) сигнал a3 равный нулю переведет все выходы в состояние 1 (см. табл.4), т.е. работоспособным будет ДШ (A). Когда a3=1, наоборот работоспособным становится дешифратор (B), потому что для инверсного входа ~OE дешифратора (A) этот сигнал запрещает его выходы.

Комбинации сигналов a3 и a2..a0, это видно из первых колонок таблицы, образуют последовательность двоичного кода 0000 ... 0111 (0 ... 7) для дешифратора (A) и последовательность 1000 ... 1111 (8 ... 15) для ДШ (B). Поэтому нумерация выходов yi, получившегося ДШ "4 в 16" сквозная от 0 до 15. На рис.17, справа приведено условное обозначение, получившегося дешифратора - демультиплексора (в справочниках они так часто и называются и помещаются в один раздел).

3.4 МУЛЬТИПЛЕКСОР

Мультиплексор передает сигнал с одного из информационных входов xi на единственный выход y, причем номер этого входа равен десятичному эквиваленту двоичного кода на адресных входах ai. Если имеется вход разрешения выхода OE, то "0" на этом входе должен перевести выход в пассивное состояние (последняя строчка таблицы.5). Рассмотрим мультиплексор "4 в 1", имеющий 4 информационных входа и log4 = 2 адресных входов.

Величина x может принимать любые значения. Количество входных переменных равно 7, и таблица истинности должна иметь 128 строк. В табл.5 в 4-x основных строках упаковано 64 исходных (с учетом значений x0 ... x3) и в последней строке, остальные 64 строчки. Анализ 0 строки, приводит к выводу,что y=x0, если a1=0 И a0=0 И OE=1, независимо от переменных x1 ... x3. Поэтому для этого входного набора можно записать: y=x0*OE*~a1*~a0. Аналогично записывается y для остальных трех наборов переменных. Общее решение тогда будет иметь вид:

y = OE(x0*~a1*~a0 + x1*~a1*a0 + x2*a1*~a0 + x3*a1*a0). (16)

Применяя аксиомы двойного отрицания и двойственности к правой части уравнения получим:

y = ~(OE*x0*~a1*~a0)+ ... +~(OE*x0*a1*a0).(17)

Выражению (17) соответствует схема,приведенная на рис.18, а ее условное обозначение и механический аналог на рис.19. Если на адресные входы подать комбинацию a1a0 = 11(BIN) = 3(DEC), то к выходу y будет подключен вход D3, при условии, если OE=1. Мультиплекcор может иметь инверсный выход, а также третье состояние этого выхода, которое отмечается на схеме ромбом с поперечной чертой.

Мультиплексоры находят широкое применение в вычислительной технике, например многие выводы у микропроцессоров "мультиплексированы", т.е. к одному выходу подключается несколько внутренних источников различных сигналов. Это могут быть сигналы линий шины данных и шины адреса, передаваемыепоследовательнововремени,чтопозволяетсократитьобщеечисловыводов микропроцессора. Если сравнить выражения (16) и (12), то можно увидеть их тождественность, при fi = xi и

OE = 1. Следовательно, с помощью мультиплексора с "n" адресными входами можно реализовать любую

ЛФ с "n" переменными, подавая на инфрмационные входы мультиплексора значения fi.

3.5 ШИФРАТОР

Шифратор (Ш) может быть неприоритетным, если допускается подача только одного активного сигнала и может быть приоритетным, если допускается подача одновременно нескольких активных сигналов на входы. Неприоритетный Ш осуществляет преобразование десятичного номера активного входа в двоичный эквивалент этого номера. Для неприоритетного шифратора "4 в 2" таблица истинности имеет вид (рис.20):

В приоритетном производится преобразование максимального десятичного номера активного входа в двоичный эквивалент этого номера. Для такого Ш входные сигналы, лежащие снизу от единичной диагонали, по определению не известны ("x" может быть 0 или 1). Следовательно полная таблица истинности, вместо нижних трех строчек должна содержать еще 2+4+8=14 строк см. рис.21.

Комбинация 0000 на входах не определена.

Для синтеза схемы неприоритетного Ш для каждого выхода составим таблицу Карно. Четыре входных переменных дают 24=16 комбинаций из которых по определению заданы в таблице только 4. Остальные 12 неопределенных (запрещенных) комбинаций в таблицах Карно отметим символом d. Так как появление этих комбинаций на входах не предусмотрено (по определению), то в соответствующие клетки т.Карно можно подставлять любые значения, в том числе такие, которые позволяют наиболее полно минимизировать ЛФ. Два из четырех вариантов приведены на рис.22. В обоих случаях две величины d доопределены до 1.

Из приведенных таблиц находим y1 и y0:

y1 = x0*x1 = x0 + x1иy0 = x0*x2 = x0 + x2.

Реализация и условное обозначение неприоритетного Ш приведены на рис.23. Переменная x3 оказалась "обделенной", но это произошло из-за того, что если нет сигнала ни на одном из первых трех входов, то он неизбежно должен присутствовать, по определению, на оставшемся, т.е. на третьем. Переменная x3, вместе с остальными может быть использована для формирования функции x0 + x1 + x2 + x3 равной 0, когда не активен ни один из входов, что может сигнализировать, например о неисправности источников сигналов.

Шифраторы применяются в контроллерах прерываний работы микропроцессора внешними устройствами, в параллельном преобразователе напряжения в код и для кодирования номера клавиши.

Последнее применение показано на рисунке. Если нажата клавиша кл3, то на выходе ей будет соответствовать код 11(BIN) = 3(DEC).

3.6 ПРЕОБРАЗОВАТЕЛИ КОДА

Преобразователи кодов (ПК) могут быть весовыми и невесовыми. Весовые ПК преобразуют информацию из одной системы счисления в другую. Основное назначение невесовых - преобразование

информации для ее дальнейшего отображения. В качестве примера рассмотрим преобразователь двоично-

десятичного кода в код для семисегментных светодиодных индикаторов (рис.24). На рисунке также показан фрагмент подключения одного сегмента к выходу схемы с общим эмиттером и приведены начертания первых пяти цифр.

Такой преобразователь должен иметь четыре входа, т.к. для кодирования десятичных цифр от 0 до 9 достаточно четырех двоичных, и семь выходов, по одному на каждый сегмент.Таблица истинности преобразователя, она же таблица, в соответствии с которой, например в цифре 0 должны светиться все сегменты за исключением сегмента G. В цифре 1 светятся только два сегмента B и C и т.д. Весовые коэффициенты bi двоично-десятичных разрядов равны 2i (8,4,2 и 1). На рис.25 слева дана таблица истинности. В таблице заполнена только колонка для сегмента A. Нули в ней проставлены для тех цифр, в которых сегмент A не светится.

В общем случае для синтеза этого ПК требуется составить семь уравнений. Найдем одно, для сегмента A, заполнив сначала для него таблицу Карно. Слева, на рис.25-1 приведена ТК прямого значения функции сегмента A. Когда в таблице нулевых клеток значительно меньше и они компактно сгруппированы, полезнее искать алгебраическое выражение инверсной логической функции, т.е. ~Ya, ее таблица дана справа. Функция при этом может получиться значительно проще, т.е. содержать меньше переменных и слагаемых. Шесть двоичных наборов начиная с 1010 в таблице не определены из-за отсутствия десятичных цифр больших девятки, поэтому для минимизации выгоднее считать некоторые из них единицами. Из таблицы найдем: ~Ya = x2*~x1*~x0 + ~x3*~x2*~x1*x0.

Тогда искомое выражение будет иметь вид: Ya = ~(x2*~x1*~x0 + ~x3*~x2*~x1*x0). Соответствующая

ему реализация на элементе И-ИЛИ-НЕ типа 1533ЛР4 будет одной из самых простых (рис.25.справа). Промышленность выпускает микросхемы преобразователей 514ИД2 с открытым коллектором и 514ИД1 с открытым эмиттером.

3.7 СУММАТОРЫ

Сумматор осуществляет арифметическое суммирование n-разрядных кодов X=(x(n-1),..,x0) и Y=(y(n-

1),..,y0). Правила сложения двух одноразрядных двоичных чисел:

0 (+) 0 = 0 0 (+) 1 = 1 (+) 0 = 1 1 (+) 1 = 0 и перенос 1 в старший разряд.

Операция (+) называется - сумма по модулю два (переключательная функция F6). Устройство реализующее эти правила называется одноразрядным полусумматором и имеет два входа и два выхода . Сложение трех одноразрядных чисел производится следующим образом:

0 (+) 0 (+) 0 = 0 0 (+) 0 (+) 1 = 1 0 (+) 1 (+) 1 = 0 и перенос 1 в старший разряд 1 (+) 1 (+) 1 = 1 и перенос 1 в старший разряд.

Устройство реализующее эти правила называется одноразрядным полным сумматором (ОПС) и имеет три входа и два выхода. Таблица истинности ОПС приведена на рис.26, слева.



xi,yi - одноименные двоичные разряды чисел X и Y, ci - перенос из предыдущего разряда, si -

частичная сумма по модулю два и c(i+1) - перенос в следующий разряд. Значения c(i+1) совпадают со значениями функции мажоритарности , поэтому воспользуемся готовым решением:

c(i+1) = xi*yi + xi*ci + yi*ci.(18)

Таблица Карно для si приведена на рис.26 справа. Из таблицы находим: si = xi*~yi*~ci + ~xi*~yi*ci +

xi*yi*ci+ ~xi*yi*~ci = ~yi(xi*~ci + ~xi*ci) + yi(xi*ci + ~xi*~ci) = ~yi(xi (+) ci) + yi(xi*ci + ~xi*~ci). Выражение

в последней скобке необходимо преобразовать, используя соотношение двойственности.

-------------------------------------

xi*ci + ~xi*~ci = ~(xi*ci) * ~(~xi*~ci) = (~xi+~ci) * (xi+ci) =

--------------------------------- ---------------

~xi*xi + ~xi*ci + ~ci*xi + ~ci*ci = ~xi*ci + xi*~ci =

~(xi (+) ci) = ~F6 = F9.

С учетом последнего выражения

si = ~yi(xi (+) ci) + yi~(xi (+) ci) =

yi (+) (xi (+) ci) = yi (+) xi (+) ci.(19)

Схема одноразрядного полного сумматора соответствующая уравнениям (18) и (19) и ее условное обозначение приведены на рис.27.

Сумматор с последовательным переносом для сложения n- разрядных двоичных чисел показан на схеме (рис.28.). К его недостатку относится большое время задержки, в наихудшем случае, когда от сложения x0,y0 возникает сквозной перенос через все разряды до выхода s(n-1). При двухъярусной схеме одноразрядного сумматора, задержка сигнала от входов до выходов составит 2tзд.р., если считать задержку

в каждом ярусе одинаковой. Суммарная величина задержки будет равна:

tзд.р.посл.сумматора = n*2tзд.р. (20)

При сложении многоразрядных чисел задержка выходного сигнала на выходе последнего разряда становится недопустимо большой.

В ЭВМ сумматор является центральным узлом арифметико-логического устройства (АЛУ) и от его быстродействиязависитпроизводительностькомпъютера.Поэтомуприменяютсясумматорыс параллельной схемой переноса. Выражение (18) для младшего разряда можно преобразовать, используя тождество для для функции ИЛИ: x + y = ~x*y + x*~y + xy. В правой части равенства СДНФ ф-ии ИЛИ. Тогда

c1 = x0*y0 + x0*c0 + y0*c0 = x0*y0 + c0(x0 + y0) = x0*y0 + c0(~x0*y0 + x0*~y0 + x0*y0) = x0*y0(с0 +1) + c0(~x0*y0 + x0*~y0) =

x0*y0 + с0(x0 (+) y0).(21)

Уравнениям (19) и (21) соответствует схема на рис.29.

Если в каждом разряде сумматора использовать такой одноразрядный сумматор, то никакого выигрыша в скорости не будет. Узел обведенный точками называется узлом переноса (УП), а функции gi и

pi называются функциями генерации переноса и распространения переноса. С учетом этого можно записать:

c1 = g0 + p0*c0, с2 = g1 + p1*c1 =(22)

= g1 + p1*g0 + p1*p0*c0,(23)

с3 = g2 + p2*c2 =(24)

= g2 + p2*g1 + p2*p1*g0 + p2*p1*p0*c0,(25)

и так далее. Выражения (22,24) - это еще последовательный сумматор, т.к. c3 зависит от c2,c2 зависит от c1, а c1 зависит от c0. Выражения (23,25) соответствуют уже параллельному, т.к. величина ci снимается с выхода предыдущего разряда, в котором она формируется параллельно из всех первичных переменных. Схемы узлов переноса УП1 и УП2 приведены на рис.30.

Из рис.29 и 30 видно, что узел сложения в каждом разряде остается неизменным, а изменяется только узел переноса, причем задержка сигнала от входов xi, yi до c(i+1) остается неизменной и для 3-ярусной схемы равна 3tзд.р.. Суммарная задержка в каждом разряде увеличится на время прохождения сигнала от входа ci до si, т.е. на величину tзд.р., и составит: tзд.р.паралл.сумматора = 4tзд.р. независимо от количества разрядов. За это приходится платить усложнением узла переноса от разряда к разряду.

3.8 СХЕМА СРАВНЕНИЯ КОДОВ

Два кода X и Y считаются равными, если попарно равны их одноименные разряды. Можно ввести функцию F(X==Y), которая равна 1, если xi=yi для всех i, иначе ее значение равно нулю. В качестве примера возьмем два двухбитовых числа X=(x1,x0) и Y=(y1,y0).Таблица Карно для этих чисел приведена на рис.31, справа.

F(X==Y) = ~y1*~x1*~y0*~x0 + ~y1*~x1*y0*x0 + y1*x1*~y0*~x0 + y1*x1*y0*x0 = ~y1*~x1(~y0*~x0 + y0*x0) + y1*x1(~y0*~x0 + y0*x0) = ~(x0 (+) y0)*~(x1 (+) y1) =F9(x0,y0)*F9(x1,y1) = ~(F6(x0,y0)+F6(x1,y1)). Преобразования в последних двух строчках сделаны с учетом, того что ~F6(x,y) = F9(x,y) и наоборот (см.раздел сумматоры). Одна извозможных реализаций приведена на рис.31,слева. Практические схемы дополняются функциями "больше/меньше", как например в микросхеме 555СП1, которая сравнивает два четырехразрядных числа. На рис.32 показано соединение двух таких схем, для увеличения разрядности сравниваемых чисел до восьми.Для правильного результата сравнения чисел X = (x7,x6,...,x0) и Y=(y7,y6,...,y0) на вход X = необходимо подать 1. Схема сравнения входит в состав АЛУ микропроцессора и часто называется цифровым компаратором.

3.9 СХЕМА КОНТРОЛЯ ЧЕТНОСТИ (НЕЧЕТНОСТИ)

Схема применяется для выявления одиночных ошибок, вызванных помехами в линии связи или в блоках памяти. Метод основан на подсчете числа единиц в передаваемой в линию или направляемой в память на хранение порции информации, причем если число единиц четное - функция четности P(arity) равна нулю. Для четырехразрядного двоичного числа таблица Карно, схемная реализация и условное обозначение приведены на рис.33.

Символом M2 обозначена операция - "сумма по модулю два". Четыре строки таблицы Карно дают 4 составляющих: P = ~x3*~x2*F6(x1,x0) + ~x3*x2*~F6(x1,x0) + x3*x2*F6(x1,x0) + x3*~x2*~F6(x1,x0) = F6(F6(x3,x2),F6(x1,x0)) = (x3 (+) x2) (+) (x1 (+) x0). Рассмотрим пример на рис.34.

Пусть по n-проводной линии связи передается параллельный двоичный код x(n-1),x(n-2),...,x1,x0, а принимается код x'(n-1),x'(n-2),..., x'1,x'0. Тогда величина P1 = x0 (+) x1 (+) .. (+) x(n-1) .

На приемном конце линии связи P2 = x'0(+) x'1(+) ... (+) x'(n-1) (+) P1. Подставляя в последнюю формулу выражение для P1 и группируя переменные в одноименные пары, получим: P2 = (x0 (+) x'0) (+) (x1

(+) x'1) (+) (x2 (+) x'2)(+)... Из последнего выражения следует, что если передача прошла без искажений, то

xi=x'i и xi (+) x'i =0, а P2=0! При искажении одного и в общем случае нечетного числа бит функция P2=1. Аналогично протекает процесс контроля и при последовательной передаче по одной линии связи n-бит и одного бита четности.

3.10 ШИННЫЕ ФОРМИРОВАТЕЛИ

В каждый момент времени на внутренней магистрали МПС допускается только один активный модуль, в распоряжении которого отдаются все ресурсы магистрали. В простых МПС роль активного

модуля играет, как правило, МП (ЦП), который организует управление магистралью.

МП выбирает лишь один какой-то модуль МПС с которым будет производить обмен информацией через ШД, а остальные отключает. Такая способность МП избирательно подключать и отключать устройства обеспечивается наличием на их выходах, подсоединенным к ШД, логической схемы с тремя состояниями - шинного формирователя (рисунок 2.5)

По шине управления передаются сигналы, которые отпирают ШФ того устройства, с которого будут считываться данные. Одновременно ШФ других устройств блокируются.

Шинные формирователи чаще всего используются для увеличения нагрузочной способности микросхем, подключенных к системной шине (рис 2.6). Возможность установки входов и выходов ШФ в высокоимпедансное состояние позволяет подключать к одной шине несколько шинных формирователей. Поскольку ШФ не имеет внутренней памяти, поэтому его нельзя использовать в качестве порта ввода- вывода если в последних должна фиксироваться информация, но ШФ очень часто используется в качестве буфера ШД, ША.

Организация подключения к системной шине данных микропроцессора, памяти и устройств ввода/вывода с использованием шинного формирователя.

4. ПОСЛЕДОВАТЕЛЬНОСТНЫЕ СХЕМЫ

В последовательностных схемах (ПС) выходные сигналы зависят не только от комбинаций входных, но и от значений самих выходных сигналов в предшествующий момент времени. Для работы ПС принципиальное значение имеет время задержки распространения tзд.р. Простейшей ПС является триггер.

4.1 ТРИГГЕРЫ

Триггером называют последовательностную схему с положительной обратной связью и двумя устойчивыми состояниями 0 и 1 (то есть триггер обладает свойством памяти) . В общем случае триггер может иметь асинхронные входы предварительной установки, тактовый или синхронизирующий и информационные входы. К основным типам триггеров относятся: