Конструирование СВТ
Область применения арифметического устройства для выполнения операций сложения и вычитания десятичных чисел. Описание электрической структурной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел и алгоритм работы.
| Рубрика | Коммуникации, связь, цифровые приборы и радиоэлектроника |
| Вид | курсовая работа |
| Язык | русский |
| Дата добавления | 21.06.2008 |
| Размер файла | 42,6 K |
Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже
Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Московский радиотехнический колледж
имени академика А.А. Расплетина
Курсовой проект
Типовые элементы и устройства цифровой техники
2000 г.
МРТК имени А.А. Расплетина
«Десятичное арифметическое устройство (АУ) для выполнения
операции сложения и вычитания десятичных чисел»
ПОЯСНИТЕЛЬНАЯ ЗАПИСКА
Оценка за пояснительную записку
Оценка за графическую часть
Оценка за защиту
Оценка общая
Выполнилуч-ся гр.номер и шифр группыподпись |
Руководительподпись фамилия, и., о. |
|
Оглавление
|
Введение. Развитие ЭВМ, повышение надежности работы |
стр.__ |
|
|
1. Общая часть. |
стр.__ |
|
|
1.1. Назначение, область применения арифметического устройства для выполнения операций сложения и вычитания десятичных чисел. |
стр.__ |
|
|
1.2. Постановка задачи для проектирования |
стр.__ |
|
|
2. Специальная часть |
стр.__ |
|
|
2.1. Описание электрической структурной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел и алгоритм работы |
стр.__ |
|
|
2.2. Описание схемы контроля на появление недопустимых входных кодов. |
стр.__ |
|
|
2.3. Описание электрической функциональной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел |
стр.__ |
|
|
2.4. Описание и выбор элементной базы |
стр.__ |
|
|
2.5. Описание электрической принципиальной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел |
стр.__ |
|
|
2.6. Расчетная часть |
стр.__ |
|
|
2.6.1. Расчет мощности потребляемой схемой арифметического устройства для выполнения сложения и вычитания десятичных чисел |
стр.__ |
|
|
2.6.2. Расчет времени выполнения операции сложения, вычитания десятичных чисел |
стр.__ |
|
|
Заключение |
стр.__ |
|
|
Список литературы |
стр.__ |
У Т В Е Р Ж Д Е Н О
предметной комиссией
«11» 12 1999 г.
Председатель___________()
З А Д А Н И Е
для курсового проектирования по предмету «Типовые элементы и устройства цифровой техники»
учащемуся спец. 2201 « 3 » курса «» группы
техникума МРТК им. А.А. Расплетина
тов.
Тема задания: «Десятичное арифметическое устройство (АУ) для выполнения операции сложения и вычитания десятичных чисел»
Курсовой проект на указанную тему выполняется учащимся в следующем объёме:
1. Объяснительная записка Введение. Развитие ЭВМ, повышение надежности работы.
1. Общая часть:
1.1. Назначение, область применения арифметического устройства для выполнения операций сложения и вычитания десятичных чисел.
1.2. Постановка задачи для проектирования.
2. Специальная часть.
2.1. Описание электрической структурной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел и алгоритм работы.
2.2. Описание схемы контроля на появление недопустимых входных кодов.
2.3. Описание электрической функциональной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел.
2.4. Описание и выбор элементной базы.
2.5. Описание электрической принципиальной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел.
2.6. Расчетная часть.
2.6.1. Расчет мощности потребляемой схемой арифметического устройства для выполнения сложения и вычитания десятичных чисел.
2.6.2. Расчет времени выполнения операции сложения, вычитания десятичных чисел.
Заключение.
Список литературы.
2. Исходные данные: Формат операндов и результата 1 байт
(2 тетрады);
Поставить схему контроля на появление недопустимых кодов (больше 1001) на входе устройства;
Устройство выполняет операции сложения и вычитания;
Сформировать признак результата равенство 0, перенос из байта, четность результата.
_____________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________
Графическая часть проекта: Арифметическое устройство для выполнения сложения и вычитания десятичных чисел. Схема электрическая принципиальная Э3.
__________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________
Лист 1 Формат А1
2 ____________________________________________________________
3 ___________________________________________________________
Дата выдачи “ 20 ” января 2000 г.
Срок окончания “ 11 ” мая 2000 г.
Преподаватель____________________()
ВВЕДЕНИЕ
Научно-технический прогресс, развитие современной научной мысли, развитие практически всех отраслей народного хозяйства тесно связаны с использованием электронных вычислительных машин (ЭВМ) и вычислительных систем (ВС). Можно утверждать, что успешное разрешение современных научных и технических проблем в значительной степени зависит от уровня развития электронной вычислительной техники. В связи с этим во всём мире уделяется большое внимание развитию и совершенствованию средств электронной вычислительной техники и программному обеспечению [3, 7, 8].
На пути развития электронной вычислительной техники можно выделить шесть поколений электронных вычислительных машин, отличающиеся элементной базой, конструктивно-технологическим обеспечением, техническими характеристиками, степенью доступа к ЭВМ, со стороны пользователей.
Смене поколений сопутствовало изменение основных технико-экономических показателей электронных вычислительных машин и в первую очередь таких, как быстродействие, надежность и стоимость.
Возможности улучшения технико-экономических показателей электронной вычислительной машины в значительной степени зависят от элементов, используемых для построения их электронных схем. Поэтому при рассмотрении этапов развития электронных цифровых вычислительных машин каждое поколение обычно в первую очередь характеризуется элементной базой.
Одним из важнейших устройств в электронной вычислительной машине является арифметико-логическое устройство (АЛУ). Арифметико-логическое устройство служит для выполнения арифметических и логических операций над операндами.
В курсовом проекте разрабатывается арифметико-логическое устройство для выполнения операций сложения, вычитания десятичных чисел.
Для повышения надежности арифметико-логического устройства, в курсовом проекте проектируется аппаратный контроль на появление недопустимых кодов (больше 1001) на входе устройства.
1. ОБЩАЯ ЧАСТЬ
1.1. Назначение область применения арифметического устройства (АУ) для выполнения операций сложения и вычитания десятичных чисел
Основной частью электронной вычислительной машины является процессор или микропроцессор. С развитием научно-технического прогресса повышается требования предъявляемые, прежде всего к процессору [2].
Процессор - мозг ЭВМ. Он связан и управляет всеми устройствами в ЭВМ. Процессор выполняет различные операции над операндами, логические задачи, различные алгоритмы и т.д.
Обязательной частью любого процессора является АЛУ. АЛУ - функциональные блоки, выполняющие заданный набор арифметических и логических операций над двумя многоразрядными операндами.
Выполняемые в АЛУ операции можно разделить на следующие группы:
операции двоичной арифметики для чисел с фиксированной точкой;
операции двоичной (или шестнадцатеричной) арифметики для чисел с плавающей точкой;
операции десятичной арифметики;
операции индексной арифметики (при модификации адресов команд);
операции специальной арифметики;
операции над логическими кодами (логические операции);
операции над алфавитно-цифровыми полями.
К арифметическим операциям относятся сложение, вычитание, вычитание модулей („короткие операции”) и умножение и деление („длинные операции”). Группу логических операций составляет операции дизъюнкция (логическое ИЛИ) и конъюнкция (логическое И) над многоразрядными двоичными словами, сравнение кодов на равенство. Специальные арифметические операции включают в себя нормализацию, арифметический сдвиг (сдвигаются только цифровые разряды, знаковый остаётся на месте), логический сдвиг (знаковый сдвигается вместе с цифровыми разрядами).
В курсовом проекте разрабатывается АЛУ для выполнения операций сложения, вычитания десятичных чисел с контролем на появление недопустимых кодов (больше 1001).
2. СПЕЦИАЛЬНАЯ ЧАСТЬ
2.1. Описание электрической структурной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел и алгоритм работы
На рис. 2.1 показана электрическая структурная схема арифметического устройства для выполнения сложения и вычитания десятичных чисел с контролем на появление недопустимых кодов (более 1001).
Данные с шины информационной входной (ШИВх) поступают на схему контроля на появление недопустимых кодов (более 1001). Далее на схеме сравнения знаков (СхСр) сравниваются знаки входных операндов. Эти операнды записываются в соответствующие регистры (РгА и РгВ).
Алгоритм выполнения сложения (вычитания) чисел в двоично-десятичной системе счисления зависит от знаков операндов. Существует два основных алгоритма:
1) работа с операндами с одинаковыми знаками;
2) работа с операндами с разными знаками.
“+” - С(16) (1100(2)); “-” - D(16) (1101(2)).
Выполнение операции сложения (вычитания) чисел с одинаковыми знаками
К каждой тетраде операнда В из регистра В (РгВ) прибавляется 6(10) (0110(2)), т.е. отнимается 10(10) (1010(2)). Это действие производится в блоках корректировки суммы КСм1, КСм2. Корректировка необходима, т.к. при работе в двоично-десятичной системе счисления десятичные символы могут быть от 0(10) (0000(2)) до 9(10) (1001(2)). Чтобы результат не был больше 9(10) (1001(2)), необходимо вычесть 10(10) (1010(2)). В ЭВМ выполняется только операция сложения, а вместо вычитания 10(10) (1010(2)) к полученному результату прибавляется 10(10) в дополнительном коде (0110(2)). Устройство работает “с избытком шесть”.
После этого откорректированные тетрады из регистра В (РгВ) передаются в сумматор (ДСм).
Операнд А из регистра А (РгА) по соответствующей микрокоманде передаётся в сумматор (ДСм) без изменения одновременно с откорректированными тетрадами из регистра В (Рг В).
В сумматоре (ДСм) производится суммирование, и он выдаёт результат, который фиксируется в регистре сумматора (РгСм). Переносы из тетрад фиксируются в триггерах PT1 и PT2. Производим коррекцию тетрад, из которых не было переносов (перенос из тетрады был равен нулю). Коррекция производится на блоках корректировки суммы КСм3, КСм4. Коррекция заключается в том, что к тетраде, из которой не было переноса, прибавляется 10(10) (1010(2)). Выходные переносы с блоков PT1 и PT2 подаются на вход разрешения блоков коррекции КСм3, КСм4. После этого через дизъюнктор данные передаются на выходной регистр (РгВых).
Выполнение операции сложения (вычитания) чисел с разными знаками
В регистр А (РгА) записывается отрицательный операнд, а в регистр В (РгВ) - положительный операнд.
Операнд А из регистра А (РгА) поступает на преобразователь из прямого кода в обратный (блок X/Y1) и далее передается в сумматор (ДСм).
Операнд В из регистра В (РгВ) по соответствующей микрокоманде передаётся в сумматор (ДСм) без изменения одновременно с операндом А.
В сумматоре (ДСм) производится суммирование операнда В в прямом коде, обратного кода операнда А и “1”. “1” прибавляем для того, чтобы обратный код операнда А перевести в дополнительный код.
Сумматор выдаёт результат, который фиксируется в регистре сумматора (РгСм). Переносы из тетрад фиксируются в триггерах PT1 и PT2. Производим коррекцию тетрад, из которых не было переносов (перенос из тетрады был равен нулю). Коррекция производится на блоках корректировки суммы КСм3, КСм4. Коррекция заключается в том, что к тетраде, из которой не было переноса, прибавляется 10(10) (1010(2)).
По переносу из первой тетрады определяется знак результата. Если перенос из первой тетрады был равен единице, то знак результата положительный, если перенос из первой тетрады был равен нулю, то знак результата - отрицательный.
Если результат положительный, то через дизъюнктор данные передаются на выходной регистр (РгВых).
Если знак отрицательный, то полученное значение переводится из дополнительного кода в прямой код (преобразователь X/Y2) и к обеим тетрадам, независимо от их знака, прибавляется 10(10) (1010(2)). Это действие производится на блоках КСм5 и КСм6. После этого через дизъюнктор данные передаются на выходной регистр (РгВых).
Данные из выходного регистра (РгВых) поступают на шину информационную выходную (ШИВых) откуда могут читаться различными устройствами
2.2. Описание схемы контроля на появление недопустимых входных кодов
Схема контроля на появление недопустимых кодов (более 1001(2)) и логика работы схемы представлена на рис. 2.2 и табл. 2.1.
Логика работы схемы контроля на появление недопустимых входных кодов (более 1001(2)) заключается в том, что операнды с шины информационной входной (ШИВх) по-тетрадно поступают на дешифраторы (DC), которые расшифровывают входные коды. При этом сигналы с выходов 0-9 дешифраторов поступают на дизъюнкторы D5, D7, D9, D11, а с выходов 10-15 - на элементы “стрелка Пирса” D6, D8, D10, D12 соответственно. Следует подчеркнуть, что входной код является допустимым только в том случае, если дешифратор расшифровал его по выходам 0-9 и недопустимым - если это произошло по выходам 10-15.
Работа схемы контроля на появление недопустимых входных кодов при поступлении операнда А.
На дешифратор D1 подается младшая тетрада операнда А, а на дешифратор D2 - старшая тетрада операнда А. Возможны два варианта прохода сигналов.
В первом случае возможен вариант, если хотя бы один из дешифраторов D1 или D2 расшифровал входные коды по выходам 10-15. На одном из этих выходов дешифратора D1 или D2 будет “1”, тогда на выходе элемента D6 или D8 будет “0”. На выходы 0-9 дешифратора D1 или D2 поступили “0” и на дизъюнкторе D5 или D7 будет соответственно “0”. Далее сигналы с выходов элемента D6 и дизъюнктора D5 и элемента D8 и дизъюнктора D7 поступают на входы дизъюнкторов D13 и D14 соответственно. При заданном условии на выходе дизъюнктора D13 или D14 получаем “0”. Затем сигналы с дизъюнкторов D13 и D14 поступают на конъюнктор D17, т.к. на выходе дизъюнктора D13 или D14 был “0”, то на выходе конъюнктора D17 получим “0”.
Регистры D18 и D19 не примут данные с шины информационной входной (ШИВх), т.к. сигнал с выхода конъюнктора D17 поступает на вход разрешения приёма данных этих регистров.
Во втором случае возможен вариант, если все дешифраторы
(D1, D2) расшифровывали входные коды по выходам 0?9. На одном из этих выходов дешифраторов будет “1”, тогда на выходах дизъюнкторов D5 и D7 будет “1”. На выходах 10?15 дешифраторов D1 и D2 будут “0” и на выходах элементов D6 и D8 будут “1”. Далее сигналы с выходов элемента D6 и дизъюнктора D5, и с элемента D8 и дизъюнктора D7 поступают на входы дизъюнкторов D13 и D14 соответственно. В этом случае на выходах дизъюнкторов D13 и D14 будут “1”. Затем сигналы с дизъюнкторов D13 и D14 поступают на входы конъюнктора D17, т.к. на выходах дизъюнкторов D13 и D14 были “1”, то на конъюнкторе D17 получим “1”.
Регистры D18 и D19 примут данные с шины информационной входной (ШИВх), т.к. сигнал с выхода конъюнктора D17 поступает на вход разрешения приёма данных этих регистров.
Логика работы схемы контроля на появление недопустимых входных кодов при поступлении операнда В аналогична схеме работы при поступлении операнда А.
Таблица №2.1
Логика работы схемы на появление недопустимых входных кодов при поступлении операнда А
|
№ |
На входе DC |
Выход D5 |
Выход D6 |
Выход D13 |
Выход D7 |
Выход D8 |
Выход D14 |
Выход D17 |
|
|
0 |
0000 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
1 |
0001 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
2 |
0010 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
3 |
0011 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
4 |
0100 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
5 |
0101 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
6 |
0110 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
7 |
0111 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
8 |
1000 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
9 |
1001 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
10 |
1010 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
11 |
1011 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
12 |
1100 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
13 |
1101 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
14 |
1110 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
15 |
1111 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
2.3. Описание электрической функциональной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел
Электрическая функциональная схема арифметического устройства для выполнения сложения и вычитания десятичных чисел представлена на рис. 2.4.
Отдельно представлены:
1) схема обработки знаков (рис. 2.3);
2) логика работы схемы обработки знаков (табл. 2.2).
Описание схемы обработки знаков
Схема обработки знаков представлена на рис.2.3.
Операнды поступают на схему контроля на появление недопустимых кодов (более 1001(2)) (рис.2.2). Далее операнды А и В записываются в соответствующие регистры RG18 и RG19. Младшие разряды знаковых тетрад поступают на триггеры D20 и D21. В зависимости от знака происходит сортировка операндов. Она производится следующим образом:
1) если знаки операндов одинаковые, то неважно, какой операнд поступит на регистор D35 и регистор D36;
2) если знаки разные, то отрицательный операнд обязательно должен поступить на регистор D35, а положительный операнд на регистор D36.
В первом варианте знаки одинаковые (случаи 1 и 4 в табл. 2.2.):
1) На выходе конъюнктора D23 - “0”. С выхода конъюнктора D23 сигнал поступает на управляющие входы группы конъюнкторов D29. Этот сигнал запрещает передачу операнда А на группу элементов M2 D33.
2) На выходе инвертора D26 - “1”. С выхода инвертора D26 сигнал поступает на управляющие входы группы конъюнкторов D30. Этот сигнал разрешает передачу операнда В с группы конъюнкторов D30 на группу элементов M2 D33.
3) На выходе элемента М2 D27 - “1”. С выхода элемента М2 D27 сигнал поступает на управляющие входы группы конъюнкторов D31. Этот сигнал разрешает передачу операнда А с группы конъюнкторов D31 на группу элементов M2 D34.
4) На выходе инвертора D28 - “0”. С выхода инвертора D28 сигнал поступает на управляющие входы группы конъюнкторов D32. Этот сигнал запрещает передачу операнда В на группу элементов M2 D34.
Во втором варианте знаки разные. Операнд В имеет отрицательный знак. Операнд А - положительный знак (случай 2 в табл. 2.2.):
1) На выходе конъюнктора D23 - “0”. С выхода конъюнктора D23 сигнал поступает на управляющие входы группы конъюнкторов D29. Этот сигнал запрещает передачу операнда А на группу элементов M2 D33.
2) На выходе инвертора D26 - “1”. С выхода инвертора D26 сигнал поступает на управляющие входы группы конъюнкторов D30. Этот сигнал разрешает передачу операнда В с группы конъюнкторов D30 на группу элементов M2 D33.
3) На выходе элемента М2 D27 - “1”. С выхода элемента М2 D27 сигнал поступает на управляющие входы группы конъюнкторов D31. Этот сигнал разрешает передачу операнда А с группы конъюнкторов D31 на группу элементов M2 D34.
4) На выходе инвертора D28 - “0”. С выхода инвертора D28 сигнал поступает на управляющие входы группы конъюнкторов D32. Этот сигнал запрещает передачу операнда В на группу элементов M2 D34.
В третьем варианте знаки разные. Операнд А имеет отрицательный знак. Операнд В - положительный знак (случай 3 в табл. 2.2.):
1) На выходе конъюнктора D23 - “1”. С выхода конъюнктора D23 сигнал поступает на управляющие входы группы конъюнкторов D29. Этот сигнал разрешает передачу операнда А на группу элементов M2 D33.
2) На выходе инвертора D26 - “0”. С выхода инвертора D26 сигнал поступает на управляющие входы группы конъюнкторов D30. Этот сигнал запрещает передачу операнда В с группы конъюнкторов D30 на группу элементов M2 D33.
3) На выходе элемента М2 D27 - “0”. С выхода элемента М2 D27 сигнал поступает на управляющие входы группы конъюнкторов D31. Этот сигнал запрещает передачу операнда А с группы конъюнкторов D31 на группу элементов M2 D34.
4) На выходе инвертора D28 - “1”. С выхода инвертора D28 сигнал поступает на управляющие входы группы конъюнкторов D32. Этот сигнал разрешает передачу операнда В на группу элементов M2 D34.
После прохождения сигналов по схеме определяются регистры, на которые поступят соответствующие операнды.
Таблица 2.2
Логика работы схемы обработки знаков
|
№ |
Знак А |
Знак В |
Выход D23 |
Выход D26 |
Выход D27 |
Выход D28 |
|
|
1 |
0 |
0 |
0 |
1 |
1 |
0 |
|
|
2 |
0 |
1 |
0 |
1 |
1 |
0 |
|
|
3 |
1 |
0 |
1 |
0 |
0 |
1 |
|
|
4 |
1 |
1 |
0 |
1 |
1 |
0 |
Описание электрической функциональной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел
Электрическая функциональная схема арифметического устройства для выполнения сложения и вычитания десятичных чисел представлена на рис. 2.4.
После прохождения операндов по схеме проверки на появление недопустимых входных кодов (рис. 2.2) и по схеме обработки знаков (рис. 2.3) операнды записываются в регистры D35, D36 в соответствии со своими знаками. Причём если знаки разные, то отрицательный операнд должен быть записан в регистре D35, а положительный - в D36
Одновременно с проверкой операндов по схеме обработки знаков (рис. 2.3) определяется операция, которая будет выполняться в данном цикле. Операция Сложение/Вычитание определяется на элементе М2 D37. Триггер D38 хранит тип операции. Если в триггере D38 хранится “1”, то будет выполняться операция “Вычитание”. Если в триггере D38 хранится “0”, то - операция “Сложение”.
В случае если сигнал “Сложение/Вычитание” равен “1”, происходит инвертирование операнда А на группе элементов М2 D40 и подача “1” на входной перенос сумматора D50. Сигнал с инверсного выхода триггера D38 подаётся на входы R# корректирующих регистров D39 и D48. В данном случае на входы R# поступают “0”, и регистры D39 и D48 сбрасываются в ноль.
По первому управляющему сигналу (УС) от устройства управления (УУ) (счетчик D100 и дешифратор D101) группы конъюнкторов D41, D42, D51 пропускают соответственно операнд В (D41) и две тетрады с регистров D39 (D42) и D48 (D51) на сумматоры D44 и D45. На сумматоре D44 к старшей тетраде операнда В прибавляется корректирующая тетрада с регистра D48. На сумматоре D45 к младшей тетраде операнда В прибавляется корректирующая тетрада с регистра D39. Так как в регистрах D39 и D48 хранятся нули, то к операнду В прибавятся нули, т.е. операнд не изменяется.
По второму УС от УУ группы конъюнкторов D43 и D47 пропускают операнды А и В на регистры D46 и D52 соответственно. После этого операнды суммируются на сумматорах D49 и D50, причём старшие тетрады обоих операндов суммируются на сумматоре D49, а младшие - на сумматоре D50. Переносы фиксируются в триггерах D53 и D54.
По третьему УС от УУ группы конъюнкторов D55 и D56 пропускают результат суммирования на регистры D57 и D58.
Сигнал с инверсных выходов триггеров D53 и D54 подаются на вход R# соответствующего регистра D59 или D60. Если выходной перенос был (=1), то на вход R# приходит “0”, и соответствующий регистр D59 или D60 сбрасывается. Если выходного переноса не было (=0), то на вход R# приходит “1”, и соответствующий регистр D59 или D60 принимает 1010(2) по следующему сигналу синхронизации.
По четвёртому УС от УУ группы конъюнкторов D61, D62, D64 и D65 пропускают:
старшую тетраду результата (D61) и корректирующую тетраду с регистра D59 (D64) на сумматор D66.
младшую тетраду результата (D62) и корректирующую тетраду с регистра D60 (D65) на сумматор D67.
По пятому УС от УУ группы конъюнкторов D68 и D69 пропускают результат суммирования на регистры D70 и D71.
На конъюнкторе D63 формируется сигнал разрешения преобразования результата из дополнительного кода в прямой, сигнал сброса регистров D73, D74 и формирование переноса для сумматора D84.
Так как рассматривается случай вычитания, то возможны два случая:
1. Перенос из старшей тетрады результата равен “0” и выполняется вычитание. Тогда на выходе конъюнктора D63 “1”. Этот сигнал подаётся на входы разрешения элементов M2 D72, входы R# регистров D73 и D74 и на входной перенос сумматора D84. Так как на выходе конъюнктора D63 “1”, то на элементах M2 D72 происходит инвертирование результата. Регистры D73 и D74 по следующему сигналу синхронизации принимают 1010(2). На входной перенос сумматора D78 подаётся “1”. По седьмому УС от УУ группы конъюнкторов D77, D78, D81, D82 пропускают соответственно:
старшую тетраду результата (D81) и корректирующую тетраду с регистровD74 (D78) на сумматор D83;
младшую тетраду результата (D82) и корректирующую тетраду с регистровD73 (D77) на сумматор D84.
2. Перенос из старшей тетрады результата равен “1” и выполняется вычитание. Тогда на выходе конъюнктора D63 “0”. Этот сигнал подаётся на входы разрешения элементов M2 D72, входы R# регистров D73 и D74 и на входной перенос сумматора D84. Если на выходе конъюнктора D63 “0”, то элементы M2 D72 пропускают результат без изменения. Регистры D73 и D74 сбрасываются. На входной перенос сумматора D78 подаётся “0”. По седьмому УС от УУ группы конъюнкторов D77, D78, D81, D82 пропускают соответственно:
старшую тетраду результата (D81) и корректирующую тетраду с регистровD74 (D78) на сумматор D83;
младшую тетраду результата (D82) и корректирующую тетраду с регистровD73 (D77) на сумматор D84.
По шестому УС от УУ группы конъюнкторов D75 и D76 пропускают результат суммирования на регистры D79 и D80.
По восьмому УС от УУ группы конъюнкторов D85 и D86 пропускают результат на выходные регистры D87 и D88.
На инверторах D89, D90 и конъюнкторе D97 формируется признак результата Равенство 0, на элементах M2 D91 D96, D98 и инверторе D99 формируется признак результата - Чётность результата.
В случае если сигнал “Сложение/Вычитание” равен “0”, происходит передача операнда А через группу элементов М2 D40 в прямом коде и подача “0” на входной перенос сумматора D50. Сигнал с инверсного выхода триггера D38 подаётся на входы R# регистров D39 и D48. Так как поступает “1”, то регистры D39, D48 по следующему сигналу синхронизации (SYNG) примут корректирующую тетраду.
По первому управляющему сигналу (УС) от устройства управления (УУ) (счетчик D100 и дешифратор D101) группы конъюнкторов D41, D42 и D51 пропускают соответственно операнд В (D41) и корректирующие тетрады с регистров D39 и D48 на сумматоры D44 и D45. На корректирующих сумматорах D44 и D45 к обеим тетрадам операнда В прибавляется 0110(2), т.е. операнд корректируется.
По второму УС от УУ группы конъюнкторов D43 и D47 пропускают операнды А и В на регистры D46 и D52 соответственно. После этого операнды суммируются на сумматорах D49 и D50, причём старшие тетрады обоих операндов суммируются на сумматоре D49, а младшие - на сумматоре D50. Переносы фиксируются в триггерах D53 и D54.
По третьему УС от УУ группы конъюнкторов D55 и D56 пропускают результат суммирования на регистры D57 и D58.
Сигнал с инверсных выходов триггеров D53 и D54 подаются на вход R# соответствующего корректирующего регистра D59 и D60. Если выходной перенос был (=1), то на вход R# приходит “0”, и соответствующий регистр D59 или D60 сбрасывается. Если выходного переноса не было (=0), то на вход R# приходит “1”, и соответствующий регистр D59 или D60 принимает 1010(2) по следующему сигналу синхронизации.
По четвёртому УС от УУ группы конъюнкторов D61, D62, D64 и D65 пропускают:
1) старшую тетраду результата (D61) и корректирующую тетраду с регистра D59 (D64) на сумматор D66.
2) младшую тетраду результата (D62) и корректирующую тетраду с регистра D60 (D65) на сумматор D67.
По пятому УС от УУ группы конъюнкторов D68 и D69 пропускают результат суммирования на регистры D70 и D71.
На конъюнкторе D63 формируется сигнал разрешения преобразования результата из дополнительного кода в прямой и сигнал сброса регистров D73, D74 и формирование переноса для сумматора D84. Так как рассматривается случай сложения, то на выходе конъюнктора D63 всегда будет “0”. Этот сигнал подаётся на входы разрешения элементов M2 D72, входы R# регистров D73 и D74 и на входной перенос сумматора D84. При выполнении операции сложения элементы M2 D72 пропускают результат без изменения. Регистры D73 и D74 сбрасываются. По седьмому УС от УУ группы конъюнкторов D77, D78, D81, D82 пропускают соответственно:
старшую тетраду результата (D81) и корректирующую тетраду с регистровD74 (D78) на сумматор D83;
младшую тетраду результата (D82) и корректирующую тетраду с регистровD73 (D77) на сумматор D84.
Так как регистры D73, D74 в нуле, то к результату на сумматорах D83 и D84 прибавляются нули. На входной перенос сумматора D78 подаётся “0”.
По шестому УС от УУ группы конъюнкторов D75 и D76 пропускают результат суммирования на регистры D79 и D80.
По восьмому УС от УУ группы конъюнкторов D85 и D86 пропускают результат на выходные регистры D87 и D88.
На инверторах D89, D90 и конъюнкторе D97 формируется признак результата Равенство 0, на элементах M2 D91 D96, D98 и инверторе D99 формируется признак результата - Чётность результата.
2.4. Выбор и описание элементной базы
На сегодняшний день существует 6 основных технологий [1, 4, 5, 6, 7] изготовления микросхем по:
1. Транзисторно-транзисторной логике (ТТЛ);
2. Транзисторно-транзисторной логике с использованием транзисторов с коллекторными переходами, зашунтированными диодами Шоттки (ТТЛШ);
3. Эмиттерно-связанной логике (ЭСЛ);
4. Интегральной инжекционной логике (И2Л);
5. МОП транзисторной логике (МОПТЛ). МОП (МДП) - металл-окисел (диэлектрик)-полупроводник;
6. МОП транзисторной логике на комплиментарных ключах (КМОПТЛ).
Транзисторно-транзисторная логика (ТТЛ)
Для построения устройств автоматики и вычислительной техники широкое применение находят цифровые микросхемы, которые изготавливаются по стандартной технологии биполярных микросхем транзисторно-транзисторной логики (ТТЛ). При всех своих преимуществах - высоком быстродействии, обширной номенклатуре, хорошей помехоустойчивости - эти микросхемы обладают большой потребляемой мощностью.
Транзисторно-транзисторная логика с использованием транзисторов с коллекторными переходами, зашунтированными диодами Шоттки (ТТЛШ)
Пришли на смену цифровым микросхемам, которые изготавливались по технологии ТТЛ.
Принципиальное отличие ТТЛШ - использование транзисторов с коллекторными переходами, зашунтированными диодами Шоттки. В результате транзисторы микросхем ТТЛШ не входят в насыщение, что существенно уменьшает задержку выключения транзисторов. К тому же они значительно меньших размеров, что уменьшает ёмкости их p-n-переходов. В результате при сохранении и повышении быстродействия удалось уменьшить её потребляемую мощность примерно в 6…10 раз.
Эмиттерно-связанная логика (ЭСЛ)
Достоинства:
1) высокое быстродействие (малое время задержки распространения сигнала), обеспечивается следующими факторами: транзисторы находятся в активном режиме (не в режиме насыщаются) (tз. ср.=4,6 нс);
2) применение на выходах эмиттерных повторителей обеспечивает ускорение процесса перезаряда ёмкостей, подключённых к выходам
3) транзисторы включены по схеме, близкой к схеме включения с общей базой, что улучшает частотные характеристики транзисторов и ускоряет процесс их переключения;
4) на выходах стоят эмиттерные повторители и, следовательно, увеличивается нагрузочная способность;
5) широкие логические возможности, т.к. схема имеет два выхода.
Недостатки:
1) большая потребляемая мощность, т.к. в схеме переключаются большие токи;
2) сравнительно низкая помехоустойчивость элемента, т.к. выбран малый перепад логических уровней U1 - U0 = 0,8 В.
Интегральная инжекционная логика (И2Л)
Достоинства:
1) используется пониженное напряжение питания (1 В);
2) малая потребляемая мощность, т.к. в схеме протекает ток мкА, а Uпит=1 В;
3) обеспечивают высокую степень интеграции (нет изоляционных карманов);
4) при изготовлении схем И2Л используется те же технологические процессы, что и при производстве интегральных схем на биполярных транзисторах, но оказывается меньшим число технологических операций и необходимых фотошаблонов;
5) хорошо согласуются с элементами ТТЛ.
Недостатки:
1) Небольшая помехоустойчивость, т.к. логический перепад 0,50,8 В;
2) Быстродействие ниже, чем в схемах ЭСЛ.
МОП транзисторная логика (МОПТЛ)
Достоинства:
1) большая помехоустойчивость, т.к. высокий логический перепад;
2) высокая нагрузочная способность, т.к. схема имеет малое выходное сопротивление (Rвых);
3) высокая степень интеграции, т.к. нет изолирующих каналов.
Недостаток:
Низкое быстродействие, т.к. ёмкость нагрузки (Cн) заряжается через большое входное сопротивление (Rвх).
МОП транзисторная логика на комплиментарных ключах (КМОПТЛ)
Достоинства:
1) Выше быстродействие, т.к. Сн заряжается через открытый транзистор;
2) КМОП-схема характеризуется весьма малым потребляемым током (а следовательно, и мощности) от источника питания;
3) Меньше напряжение питания (Uпит).
Недостаток:
Быстродействие меньше, чем у ЭСЛ, но по мере развития технологий этот недостаток устраняется.
Основная особенность микросхем КМОП - ничтожное потребление тока в статическом режиме - 0,1…100 мкА. При работе на максимальной рабочей частоте потребляемая мощность увеличивается и приближается к потребляемой мощности наименее мощных микросхем ТТЛ.
Исходя из сказанного выше, выбираются элементы серии КР1533, которые изготавливаются по технологии ТТЛШ, т.к. они обладают достаточно высоким быстродействием, обширной номенклатурой и сравнительно малой потребляемой мощностью. Микросхемы этой серии имеют большой порог переключения и, как следствие, наибольшую помехоустойчивость.
Напряжение питания микросхем серии КР1533 - +5 В 10%.
Стандартные выходные уровни лог.1 для серий К155, К555 и КР1533 составляют 2,4…2,7 В, лог.0 - 0,6…0,5 В.
Выбраны микросхемы: дешифратор - К1533ИД3; счётчик - КР1533ИЕ9; сумматор - К555ИМ6; регистры - КР1533ИР35 и КР1533ИР16; элементы ИЛИ-НЕ - К1533ЛЕ1 и КР1533ЛЕ4; конъюнкторы - КР1533ЛИ1 и КР1533ЛИ6; элементы ИЛИ - КР1533ЛЛ4; элементы НЕ (инверторы) - КР1533ЛН1; элементы М2 - КР1533ЛП5; D-триггер - КР1533ТМ2.
Микросхемы выпускают в пластмассовых корпусах с 8, 14, 16, 20, 24, 28 выводами, температурный диапазон их работоспособности:
-10…+70°С. Часть микросхем серий К155 и К555 выпускают в керамических корпусах (их обозначение КМ155 и КМ555), температурный диапазон работоспособности таких микросхем -45…+85°С.
В табл.2.3 приведены обозначения рассматриваемых микросхем, функциональное назначение, число выводов корпуса, средняя потребляемая мощность, средняя задержка распространения сигнала и номер рисунка, на котором приведено графическое изображение микросхемы.
В функциональном назначении буква Z означает, что выходы могут переводиться в высокоимпедансное состояние.
Выводы питания:
1) микросхема К1533ИД3 - +Uпит подводят к 24-ому выводу, общий провод (GND) - к 12-ому выводу.
2) микросхемы К1533ИЕ9, К555ИМ6 - +Uпит - 16 вывод, общий провод (GND) - 8 вывод.
3) микросхем К1533ИР35 - +Uпит - 20 вывод, общий провод (GND) - 10 вывод.
4) микросхемы К1533ЛЕ1, К1533ЛЕ4, К1533ЛИ1, К1533ЛИ6, К1533ЛЛ4, К1533ЛН1, К1533ЛП5, К1533ТМ2, - +Uпит - 14 вывод, общий провод (GND) - 7 вывод.
Таблица 2.3
Основные параметры используемых микросхем [6]
|
Обозначение микросхемы |
Функциональное назначение |
Число выводов корпуса |
Рср, мВт |
tз.ср, нс |
Номер рисунка |
|
|
К1533ИД3 |
Дешифратор 4-16 |
24 |
75 |
33 |
2,5 а) |
|
|
КР1533ИЕ9 |
Десятичный синхронный счетчик |
16 |
105 |
20,5 |
2,5 б) |
|
|
К555ИМ6 |
Четырёхразрядный сумматор |
16 |
200 |
21 |
2,5 в) |
|
|
КР1533ИР16 |
Четырёхразрядный сдвигающий регистр (Z) |
14 |
150 |
28 |
2,5 н) |
|
|
КР1533ИР35 |
Восьмиразрядный регистр хранения информации |
20 |
120 |
15 |
2,5 г) |
|
|
К1533ЛЕ1 |
4 элемента 2ИЛИ-НЕ |
14 |
15,5 |
11 |
2,5 д) |
|
|
КР1533ЛЕ4 |
3 элемента 3ИЛИ-НЕ |
14 |
14,5 |
12 |
2,5 е) |
|
|
КР1533ЛИ1 |
4 элемента 2И |
14 |
16 |
12 |
2,5 ж) |
|
|
КР1533ЛИ6 |
2 элемента 4И |
14 |
8 |
18 |
2,5 з) |
|
|
КР1533ЛЛ4 |
4 элемента 2ИЛИ |
14 |
39 |
10,5 |
2,5 и) |
|
|
КР1533ЛН1 |
6НЕ |
14 |
12 |
12 |
2,5 к) |
|
|
КР1533ЛП5 |
4 сумматора по модулю 2 |
14 |
30 |
13 |
2,5 л) |
|
|
КР1533ТМ2 |
2 D-триггера |
14 |
20 |
15,5 |
2,5 м) |
2.5. Описание электрической принципиальной схемы арифметического устройства для выполнения сложения и вычитания десятичных чисел
Электрическая принципиальная схема арифметического устройства для выполнения сложения и вычитания десятичных чисел представлена на графическом листе Э3. Подробное описание функционирования данной схемы изложено в §2.4.
На арифметическое устройство для выполнения сложения и вычитания десятичных чисел поступают:
1) операнд А на регистр К1533ИР35 (D23) и его знак на триггер К1533ТМ2 (D25.1), прием операнда по сигналу разрешения приёма с конъюнктора К1533ЛИ6 (D22.1);
2) операнд В на регистр К1533ИР35 (D24) и его знак на триггер К1533ТМ2 D25.2), прием операнда по сигналу разрешения приёма с конъюнктора К1533ЛИ6 (D22.1).
Правильность приема операндов обеспечивает схема контроля на появление недопустимых кодов. Операнды А и В по-тетрадно поступают на дешифраторы К1533ИД3 (D2?D5), которые расшифровывают входные коды. При этом сигналы с выходов 0?9 дешифраторов поступают на дизъюнкторы К1533ЛЛ4 (D7?D10, D14, D16, D17, D19.1, D19.3, D20.1, D19.3), а с выходов 10?15 - на элементы «стрелка Пирса» К1533ЛЕ4 (D11, D12, D13.1) и К1533ЛЕ1 (D18). С помощью дизъюнкторов К1533ЛЛ4 (D19.2, D19.4, D20.2, D20.4, D21) и конъюнктора К1533ЛИ6 (D22.1) формируется сигнал разрешения приёма на регистры К1533ИР35 (D23, D24). Регистры К1533ИР35 (D23, D24) не примут операнды, если дешифратор расшифровал входной код по выходам 10?15.
Сигнал Сложение/Вычитание формируется на элементе М2 К1533ЛП5 (D26.3) и храниться в триггере К1533ТМ2 (D29.1).
Рассмотрим выполнение операции Сложение/Вычитание.
Сложение
Эта операция будет происходить когда знаки операндов А и В одинаковые. На триггере К1533ТМ2 (D25), на элементах М2 К1533ЛП5 (D26.1, D26.2, D38?D41), на конъюнторах К1533ЛИ1 (D27.1, D27.2, D30?D37), и на инверторах К1533ЛН1 (D28.1?D28.3), произойдёт проверка знаков, и операнды запишутся в регистры К1533ИР35 (D42, D43). Операнд А запишется в регистр К1533ИР35 (D42), а операнд B в регистр К1533ИР35 (D43). На регистрах К1533ИР16 (D44, D55), на конъюнторах (D47, D48, D51, D56, D57, D60), на сумматорах К555ИМ6 (D53, D54) и регистре К1533ИР35 (D61) производится коррекция тетрад (прибавится 0110(2)). Сумматоры К555ИМ6 (D58, D59) складывают операнды А и В. Переносы из тетрад записываются в триггеры К153ТМ2 (D62). На конъюнторах (D63, D64, D69?D72, D75?D76), регистрах К1533ИР16 (D65?D68, D77, D78) и сумматорах К555ИМ6 (D73, D74) производится коррекция тетрад (если не было переноса из тетрады). Регистры К1533ИР16 (D95, D96) являются выходными регистрами. На инверторах К1533ЛН1 (D97, D28.4), на конъюнторах К1533KB6 (D100) и конъюнкторе К1533ЛИ1 (D27.4) производится проверка результата на равенство нулю. На элементах М2 (D98, D99.1, D26.4) и инверторе К1533ЛН1 (D28.5) производится проверка на чётность результата (формируется контрольный разряд).
Вычитание
Эта операция будет происходить когда знаки операндов А и В разные. На триггере К1533ТМ2 (D25), на элементах М2 К1533ЛП5 (D26.1, D26.2, D38?D41), на конъюнторах К1533ЛИ1 (D27.1, D27.2, D30?D37), и на инверторах К1533ЛН1 (D28.1?D28.3), произойдёт проверка знаков, и операнды запишутся в регистры К1533ИР35 (D42, D43). Причём отрицательный операнд запишется в регистр К1533ИР35 (D42), а положительный операнд в регистр К1533ИР35 (D43). На элементах М2 (D45, D46), конъюнторах (D49, D50) и регистре К1533ИР35 (D52) производится перевод операнда А из прямого кода в обратный и подаётся 1 на вход переноса сумматора К555ИМ6 (D58). Сумматоры К1533ИМ6 (D58, D59) складывают операнды А и В. Переносы из тетрад записываются в триггеры К1533ТМ2 (D62). На конъюнторах (D63, D64, D69?D72, D75?D76), регистрах К1533ИР16 (D65?D68, D77, D78) и сумматорах К555ИМ6 (D73, D74) производится коррекция тетрад (если не было переноса из тетрады). Если результат положительный, то результат записывается в регистры К1533ИР16 (D95, D96). Если результат отрицательный, то на регистрах К1533ИР16 (D79, D80, D87, D88), элементах М2 К1533ЛП5 (D81, D82), на конъюнторах (D83?D86, D89, D90, D93, D94) и на сумматорах К555ИМ6 (D91, D92) производится перевод результата из дополнительного кода в прямой код и прибавление к обеим тетрадам 1010(2). Регистры КР1533ИР16 (D95, D96) являются выходными регистрами. На инверторах К1533ЛН1 (D97, D28.4), на конъюнторах К1533KB6 (D100) и конъюнкторе К1533ЛИ1 (D27.4) производится проверка результата на равенство нулю. На элементах М2 (D98, D99.1, D26.4) и инверторе К1533ЛН1 (D28.5) производится проверка на чётность результата (формируется контрольный разряд).
Всё управление в схеме осуществляется с помощью устройства управления построенного на элементах D6 и D15.
2.6. Расчетная часть
2.6.1. Расчет мощности потребляемой схемой арифметического устройства для выполнения сложения и вычитания десятичных чисел
Мощность, потребляемая всем устройством, зависит от потребляемой мощности отдельных микросхем и количества микросхем данного типа.
Суммарная потребляемая мощность каждой микросхемы рассчитывается по формуле:
Pпотр. сум. = P1 * N, (2.6.1)
где: Р1 - мощность микросхемы;
N - количество микросхем данного типа, используемых в АЛБ.
Общая потребляемая мощность АУ для сложения, вычитания десятичных чисел рассчитывается по формуле:
Pпотр. общ. = Pпотр1. сум + Pпотр2 сум + …, (2.6.2)
где: Pпотр1. сум., Pпотр2. сум., … - суммарные потребляемые мощности каждой микросхемы.
В табл. 2.4 представлена мощность, потребляемая каждой МКС.
Рпот. общ. = Pпотр. КР1533ИД3 + Pпотр. КР1533ИЕ9+ Pпотр. КР555ИМ6 + Pпотр. КР1533ИР16 + + Pпотр. КР1533ИР35 + Pпотр. КР1533ЛЕ1 + Pпотр. КР1533ЛЕ4 + Pпотр. КР1533ЛИ1 +
+ Pпотр. КР1533ЛИ6 + Pпотр. КР1533ЛЛ4 + Pпотр. КР1533ЛН1 + Pпотр. КР1533ЛП5 +
+ Pпотр. КР1533ТМ2 = 375 + 105 + 1600 + 2100 + 720 + 15,5 + 43,5 + 528 + 16 + 390 + 24 + 330 + 60 = 6307 мВт
Таким образом, потребляемая мощность всего устройства составила примерно 6,3Вт. Это следует учитывать при проектировании источника питания.
Таблица 2.4
Потребляемая мощность используемых микросхем [6]
|
Обозначение микросхемы |
Рср, мВт |
Количество микросхем |
Pпотр. сум, мВт |
|
|
К1533ИД3 |
75 |
5 |
375 |
|
|
КР1533ИЕ9 |
105 |
1 |
105 |
|
|
К555ИМ6 |
200 |
8 |
1600 |
|
|
КР1533ИР16 |
150 |
14 |
2100 |
|
|
КР1533ИР35 |
120 |
6 |
720 |
|
|
К1533ЛЕ1 |
15,5 |
1 |
15,5 |
|
|
КР1533ЛЕ4 |
14,5 |
3 |
43,5 |
|
|
КР1533ЛИ1 |
16 |
33 |
528 |
|
|
КР1533ЛИ6 |
8 |
2 |
16 |
|
|
КР1533ЛЛ4 |
39 |
10 |
390 |
|
|
КР1533ЛН1 |
12 |
2 |
24 |
|
|
КР1533ЛП5 |
30 |
11 |
330 |
|
|
КР1533ТМ2 |
20 |
3 |
60 |
2.6.2. Расчет времени выполнения операции сложения, вычитания десятичных чисел
Время выполнения операций определяется задержкой на переключение элементов на пути следования сигнала.
В табл. 2.5 представлено среднее время срабатывания каждой МКС.
Сигнал разрешения приёма регистров КР1533ИР35 (D23, D24) будет выдаваться (т.к. путь прохождения сигнала от дешифраторов КР1533ИД3 (D2?D5) до конъюнктора К1533ЛИ6 (D22.1) одинаков, то рассчитываем для дешифратора КР1533ИД3 (D2), дизъюнкторов КР1533ЛЛ4 (D7, D14.1, D16.1, D19.1, D19.2, D21.1), для элементов «стрелка Пирса» КР1533ЛЕ1 (D18.1,) и КР1533ЛЕ4 (D11.1)):
tз.ср. Пр. Рг D23, D24 (КР1533ИР35) = tз. КР1533ИД3 (D2) + tз. КР1533ЛЛ4 (D7) + + tз. КР1533ЛЕ4 (D11.1) + tз. КР1533ЛЛ4 (D14) + tз. КР1533ЛЛ4 (D16.1) + + tз. КР1533ЛЕ1 (D18.1) + tз. КР1533ЛЛ4 (D19.1) + tз. КР1533ЛЛ4 (D19.2) + + tз. КР1533ЛЛ4 (D21.1) + tз. КР1533ЛИ6 (D22.1) = 33 + 10,5 + 12 + 10,5 + 10,5 + 11 ++ 10,5 + 10,5 = 108,5 нс.
Сигнал Сложение/Вычитание формируется после срабатывания элемента М2 КР1533ЛП5 (D26.3) и триггера КР1533ТМ2 (D29.1):
tз. знак = tз. КР1533ЛП5 (D26.3) + tз. КР1533ТМ2 (D29.1) = 13 + 15,5 = 28,5нс
Регистры КР1533ИР35 (D42, D43) примут операнды в зависимости от знака через:
tз.ср. Пр. Рг D42, D43 (КР1533ИР35) = tз. КР1533ТМ2 (D25) + tз. КР1533ЛП5 (D26.1) + tз. КР1533ЛИ1 (D27.1, 2), КР1533ЛН1 (D28.1) + tз. КР1533ЛП5 (D26.2), КР1533ЛН1 (D28.2) + tз. КР1533ЛН1 (D28.3) + tз. КР1533ЛИ1 (D30?D37) + tз. КР1533ЛП5 (D38?D41) + + tз. КР1533ИР35 (D42, D43) = 15,5 + 13 + 12 + 13 + 12 + 12 + 13 +15 = 105,5 нс.
Путь прохождения сигнала при выполнении сложения и вычитания десятичных чисел одинаковый: элементы М2 КР1533ЛП5 (D26.4, D45, D46, D81, D82), конъюнкторы КР1533ЛИ1 (D27.3, D27.4, D47?D51, D56, D57, D60, D63, D64, D69?D72, D75, D76, D83?D86, D89, D90, D93, D94) и КР1533ЛИ6 (D100), инверторы КР1533ЛН1 (D28.4, D28.5, D97), регистры КР1533ИР35 (D42, D43, D52, D61) и КР1533ИР16 (D44, D53?D55, D65?D68, D77?D80, D87, D88, D95, D96), сумматоры К555ИМ6 (D53, D54, D58, D59, D73, D74, D91, D92) и триггеры КР1533ТМ2 (D62).
Пользуясь данными из табл.2.5 определим время выполнения операций сложения и вычитания десятичных чисел:
tз. = tз. КР1533ИР16 (D44, D55) + tз. КР1533ЛП5 (D45?D48, D51, D60) + + tз. К555ИМ6 (D53, D54) + tз. КР1533ЛИ1 (D49, D50, D56, D57) + tз. КР1533ИР35 (D52, D61) + + tз. К555ИМ6 (D58, D59) + tз. КР1533ТМ2 (D62?D64, D27.3) + tз. КР1533ИР16 (D65?D68) + + tз. КР1533ЛИ1 (D69?D72) + tз. К555ИМ6 (D73, D74) + tз. КР1533ЛИ1 (D75, D76) + + tз. КР1533ИР16 (D77, D78) + tз. КР1533ЛП5 (D81, D82) + tз. КР1533ЛИ1 (D83, D84) + + tз. КР1533ИР16 (D79, D80, D87, D88) + tз. КР1533ЛИ1 (D85, D86, D89, D90) + + tз. К555ИМ6 (D91, D92) + tз. КР1533ЛИ1 (D93, D94) + tз. КР1533ИР16 (D95, D96) + + tз. КР1533ЛП5 (D28.4, D97, D98) + tз. КР1533ЛИ6 (D100, D99.1) + + tз. КР1533ЛП5 (D26.4, D27.4) + tз. КР1533ЛН1 (D28.5) = 28 + 13 + 21 +12 + 15 + 21 + + 15,5 + 28 + 12 + 21 + 12 + 28 +13 + 12 + 28 + 12 + 21 + 12 + 28 + 13 + + 18 + 13 + 12 = 408,5 нс
Подобные документы
Функциональная и электрическая схемы, алгоритм работы устройства сложения с накоплением суммы. Выбор серии ИМС. Пояснения к принципиальной и функциональной электрической схеме. Временные диаграммы. Разработка и расчет печатной платы, схемы монтажа.
курсовая работа [117,8 K], добавлен 08.06.2008Исследование абстрактного цифрового автомата Мили заданного устройства. Алгоритм его работы, таблицы прошивки и возбуждения постоянного запоминающего устройства. Составление функции возбуждения, функциональной и электрической принципиальной схемы.
курсовая работа [758,5 K], добавлен 18.02.2011Назначение устройства, его cтруктурная схема, элементная база. Функциональная схема сложения в двоично-десятичном коде. Время выполнения операции. Принцип работы суммирующего счетчика в коде Грея. Синтез функций возбуждения триггеров. Временные диаграммы.
курсовая работа [853,7 K], добавлен 14.01.2014Разработка электрической функциональной схемы устройства. Обоснование выбора серии интегральных микросхем. Расчет частоты тактового генератора, его потребляемой мощности. Среднее время выполнения операции после расчета по временному графу автомата Мура.
курсовая работа [20,9 K], добавлен 10.01.2015Описание принципа работы структурной электрической схемы устройства умножения двоичных чисел, назначение каждого из входящих в нее узлов. Назначение и принцип построения матричных умножителей двоичных чисел, его структурная и электрическая схемы.
реферат [63,9 K], добавлен 04.02.2012Разработка блока управления в АЛУ, выполняющего сложение чисел с плавающей точкой; структурная и функциональная схемы, алгоритм сложения чисел. Выбор типа автомата, преобразование таблиц переходов и выходов в таблицу функций возбуждения триггеров.
курсовая работа [283,3 K], добавлен 06.08.2013Описание функциональной схемы цифрового устройства для реализации микроопераций. Выбор элементной базы для построения принципиальной электрической схемы цифрового устройства. Разработка и описание алгоритма умножения, сложения, логической операции.
курсовая работа [684,0 K], добавлен 28.05.2013Описание принципа работы структурной электрической схемы устройства суммирования двоичных чисел. Назначение построения четырехразрядных двоичных сумматоров с параллельным переносом. Логические функции для выходов Si и Ci+1 одноразрядного сумматора.
реферат [139,5 K], добавлен 06.02.2012Принцип работы структурной электрической схемы устройства сдвига двоичных чисел. Назначение и принцип построения комбинационных программируемых сдвигателей. Комбинационный программируемый сдвигатель и условное графическое обозначение сдвигателя.
реферат [81,0 K], добавлен 07.02.2012Исследование и принцип работы арифметико-логического устройства для выполнения логических операций. Условно–графическое обозначение микросхемы регистра. Анализ логической схемы регистра, принцип записи, чтения информации. Проектирование сумматора.
курсовая работа [879,6 K], добавлен 23.11.2010
