Отдел №158 рязанского государственного приборного завода

Размещено на http://www.allbest.ru/

Федеральное агентство по образованию РФ

Рязанский Государственный Радиотехнический университет

Кафедра ЭВМ

ОТЧЁТ ПО ПРАКТИКЕ

на тему: «Отдел №158 рязанского государственного приборного завода»

Выполнил ст. гр.941

Устюков Д.И.

Рязань 2012

Содержание

Введение

1. Теоретическая часть

2. Практическая часть

Введение

Я, Устюков Дмитрий Игоревич, проходил производственную практику на «ГРПЗ» с 25 июня 2012 по 19 июля 2012. С выполнением задания справился на отлично и в срок.

Место прохождения практики.

Отдел, в котором я проходил практику занимается разработкой аппаратных и программных средств. В частности разработкой схем для ПЛИС FPGA фирмы XILINX.

1. Теоретическая часть

Программируемая логическая интегральная схема (ПЛИС, англ. programmable logic device, PLD) -- электронный компонент, используемый для создания цифровых интегральных схем.

В отличие от обычных цифровых микросхем, логика работы ПЛИС не определяется при изготовлении, а задаётся посредством программирования (проектирования).

Для программирования используются программаторы и отладочные среды, позволяющие задать желаемую структуру цифрового устройства в виде принципиальной электрической схемы или программы на специальных языках описания аппаратуры: Verilog, VHDL, AHDL и др.

Альтернативой ПЛИС являются: программируемые логические контроллеры (ПЛК), базовые матричные кристаллы (БМК), требующие заводского производственного процесса для программирования;

ASIC -- специализированные заказные большие интегральные схемы (БИС), которые при мелкосерийном и единичном производстве существенно дороже; специализированные компьютеры, процессоры (например, цифровой сигнальный процессор) или микроконтроллеры, которые из-за программного способа реализации алгоритмов в работе медленнее ПЛИС.

Некоторые производители ПЛИС предлагают программные процессоры для своих ПЛИС, которые могут быть модифицированы под конкретную задачу, а затем встроены в ПЛИС.

Тем самым обеспечивается уменьшение места на печатной плате и упрощение проектирования самой ПЛИС, за счёт быстродействия.

Verilog.

Verilog HDL (англ. Verilog Hardware Description Language) -- это язык описания аппаратуры, используемый для описания и моделирования электронных систем. Verilog HDL, не следует путать с VHDL (конкурирующий язык), наиболее часто используется в проектировании, верификации и реализации (например, в виде СБИС) аналоговых, цифровых и смешанных электронных систем на различных уровнях абстракции.

Разработчики Verilog сделали его синтаксис очень похожим на синтаксис языка C, что упрощает его освоение. Verilog имеет препроцессор, очень похожий на препроцессор языка C, и основные управляющие конструкции «if», «while» также подобны одноимённым конструкциям языка C. Соглашения по форматированию вывода также очень похожи.

Xilinx.

Xilinx (читается: зайлинкс) -- американский разработчик и производитель интегральных микросхем программируемой логики (ПЛИС, FPGA).

Основанная в 1984 компания в 2006/2007 финансовом году достигла оборота в 1.84 млрд. долларов с чистой прибылью 350 млн. долларов. Доля Xilinx на мировом рынке ПЛИС составляет, по данным самой компании, 51%.

Продукты Xilinx - Virtex:

Virtex. Было выпущено в октябре 1999 года. Технология производства 0.18 мкм SRAM. Virtex II. Было выпущено в начале 2001 года.

ПЛИС семейства Virtex-II реализуют новую идеологию Platform FPGA, подразумевающую, что ПЛИС становится основным компонентом цифрового устройства. Технология 0.15 мкм. Virtex II pro FPGA. Было выпущено в 2002 году.

Архитектура основана на архитектуре семейства Virtex-II, но добавились блоки процессора PowerPC-405, что позволяет программировать непосредственно в кодах этого процессора, а также блоки последовательных приемо-передатчиков со скоростью передачи данных 3.125 ГБит/с, в кристаллах Virtex-II ProX - 10.3125 Гбит/с.

Повышено внутреннее быстородействие элементов кристалла - технология 0.13 мкм. Virtex 4. Семейство Virtex-4 - ПЛИС фирмы Xilinx с архитектурой FPGA 90-нм.

Инновационная ASMBL-архитектура (Advanced Silicon Modular Block) являлась уникальной в индустрии программируемой логики. ПЛИС семейства Virtex-4 включает три подсемейства (платформы):

LX, FX и SX. Как и в Virtex-II Pro, присутствуют аппаратно реализованные блоки процессора PowerPC-405 и блоки последовательных приемо-передатчиков.

Virtex 5. FPGA Xilinx Virtex-5 предназначены для быстродействующих приложений, взаимодействующих с последовательными шинами с пропускной способностью от 100 Мбит/с до 3,2 Гбит/с.

В состав Virtex-5 включены аппаратные блоки PCI Express (PCIe) и MAC-адаптера Ethernet 10/100/1000 Мбит/с.

Virtex-5 обеспечивают на 30% более высокое быстродействие, на 65% большее количество логических узлов и потребляют на 35% меньше электроэнергии, чем 90-нм FPGA.

Для обеспечения быстродействия приложений цифровой обработки сигналов вместо ядра PowerPC-405 в предшествующих сериях вставлено аппаратное ядро DSP48E, реализующее параллельное перемножение с возможностью 48-разрядного и 96-разрядного накопления на рабочей частоте 550 МГц (для 48-разрядных результатов).

отдел прибор завод аппаратное средство

2. Практическая часть

1. Разработка блочной памяти для модуля построения гистограмм.

2. Разработка модуля анализа для модуля построения гистограмм.

3. Разработка модуля построения гистограмм.

4. Отладка и тестирование модуля построения Гистограмм.

Модуль построения гистограмм.

Гистограмма (от др.-греч. ?уфьт -- столб + гсЬммб -- черта, буква, написание) -- способ графического представления табличных данных.

Количественные соотношения некоторого показателя представлены в виде прямоугольников, площади которых пропорциональны. Чаще всего для удобства восприятия ширину прямоугольников берут одинаковую, при этом их высота определяет соотношения отображаемого параметра.

Таким образом, гистограмма представляет собой графическое изображение зависимости частоты попадания элементов выборки от соответствующего интервала группировки.

Блок анализа.

timescale 1 ns / 1 ps

module gist (CLK,DSP_DI ,DSP_DO,DSP_RQ ,DSP_CS ,DSP_OE ,DSP_ACK, DSP_ADDR, DSP_RW,VDATA,EN,RUN,END);

input CLK,EN;

input [11:0] VDATA;

input RUN,END ;

//----DSP int---------------

output [31:0] DSP_DO ;

reg [31:0] DSP_DO=0 ;

output DSP_ACK ;

reg DSP_ACK=0 ;

input [31:0] DSP_DI ;

wire [31:0] DSP_DI ;

input DSP_RQ ;

wire DSP_RQ ;

input DSP_CS ;

wire DSP_CS ;

input DSP_OE ;

wire DSP_OE ;

input DSP_ADDR ;

wire [3:0]DSP_ADDR ;

input DSP_RW ;

wire DSP_RW ;

reg i=0;

reg ii=0;

//--------------------------

reg [32:0] g=0;

reg en = 0 ;

reg we_a = 0 ;

reg we_b = 0 ;

reg prev_we_a=0;

reg post_en=0;

reg DONE=0;

reg DATA=0;

reg pr=0;

reg pre_pr=0;

reg state=0;

reg addr_sel=0;

reg [17:0] sum=0;

reg gist =0;

reg clean =0;

reg pre_clean =0;

reg start_clean =0;

reg [17:0] dia=0;

reg [17:0] dib=0;

wire [17:0] doa;

wire [17:0] dob;

wire [11:0] addr_a;

wire [11:0] addr_b;

reg [11:0]cl_addr_a=0;

assign addr_a = (addr_sel) ? cl_addr_a : VDATA;

assign addr_b = (addr_sel) ? (cl_addr_a + 2048) : VDATA;

mem block_memmory(

CLK(CLK),

ADDRA(addr_a),

DIA(dia),

ENA(en),

WEA(we_a),

DOA(doa),

ADDRB(addr_b),

DIB(dib),

ENB(en),

WEB(we_b),

DOB(dob)

);

always @(posedge CLK)

begin

if (DSP_CS)

begin

i<=DSP_RQ;

ii<=i;

DSP_ACK<=ii;

if (DSP_RQ)

begin

if (!DSP_RW)

begin

if (!DSP_OE)

begin

case (DSP_ADDR[3:0])

4'b0000 : clean <= DSP_DI[0];

endcase

end

end

else

begin

case (DSP_ADDR[3:0])

4'b0000 : DSP_DO <= clean ;

4'b0001 : DSP_DO <= DONE ;

endcase

end

end

end

if (clean)

begin

addr_sel<=1;

DONE<=0;

start_clean<=1;

en<=1;

we_a<=1;

we_b<=1;

if (start_clean)

begin

if (cl_addr_a == 2047)

begin

cl_addr_a<=0;

we_a<=0;

we_b<=0;

start_clean<=0;

clean<=0;

addr_sel<=0;

end

else

begin

cl_addr_a<=cl_addr_a+1;

dia<=0;

dib<=0;

end

end

end

else

begin

if (RUN)

begin

DONE<=0;

gist<=1;

if (en==0)

en<=1;

end

if (END)

begin

gist<=0;

pre_pr<=1;

Addr_sel<=1;

cl_addr_a<=4096;

end

if (gist)

begin

post_en<=EN;

if (post_en)

begin

if (doa == 1536)

begin

if (VDATA==4095)

begin

gist<=0;

DATA<=VDATA;

DONE<=1;

end

end

else

begin

dia<=doa+1;

we_a<=1;

endend

if (we_a)

begin

we_a<=0;

end

end

if (pre_pr)

begin

pre_pr<=0;

pr<=1;

end

if (pr)

begin

pr<=0;

if ((sum+doa)>1535)

begin

DONE<=1;

DATA<=cl_addr_a;

end

else

begin

sum<=sum+doa;

cl_addr_a<=cl_addr_a-1;

pre_pr<=1;

end

end

end

end

initial

begin

$asdbDump ;

end

endmodule

Блок памяти.

module mem (

CLK,

ADDRA,

DIA,

ENA,

WEA,

DOA,

ADDRB,

DIB,

ENB,

WEB,

DOB

);

parameter RAM_WIDTH = 14;

parameter RAM_ADDR_BITS = 10;

input CLK;

input ENA,ENB,WEA,WEB;

input [RAM_ADDR_BITS-1:0] ADDRA, ADDRB;

input [RAM_WIDTH-1:0] DIA,DIB;

output [RAM_WIDTH-1:0] DOA,DOB;

(* ram_style = "block" *)

reg [RAM_WIDTH-1:0] MEM_RAM [(2**RAM_ADDR_BITS)-1:0]=0;

reg [RAM_WIDTH-1:0] DOA = 0, DOB = 0;

wire [RAM_ADDR_BITS-1:0] ADDRA, ADDRB;

wire [RAM_WIDTH-1:0] DIA, DIB;

// initial

// $readmemh("e:\\My_Designs\\fff\\fff\\src\\MemLine.txt", MEM_RAM, 0, 4095);

initial

$readmemh("e:\\My_Designs\\qqq\\tester\\src\\in_data.txt", MEM_RAM, 0, 24);

always @(posedge CLK) begin

if (ENA) begin

if (WEA)

MEM_RAM[ADDRA] <= DIA;

DOA <= MEM_RAM[ADDRA];

end

end

always @(posedge CLK) begin

if (ENB)begin

if (WEB)

MEM_RAM[ADDRB] <= DIB;

DOB <= MEM_RAM[ADDRB];

end

end

endmodule

Размещено на Allbest.ru