Реализация синхронного автомата на интегральных микросхемах

Размещено на http://www.Allbest.ru/

Воронежский государственный технический университет

КУРСОВОЙ ПРОЕКТ

по дисциплине "Схемотехника ЭВМ"

Тема:

Реализация синхронного автомата на интегральных микросхемах

Содержание

Введение

1. Выбор способа решения задачи курсового проектирования

1.1 Структурная детализация автомата

1.2 Составление структурной таблицы кодирования состояний автомата

1.3 Детализация блока памяти автомата

2. Структурный синтез логического преобразователя

2.1 Составление расширенной структурной таблицы переходов

2.2 Составление логических уравнений для выходных сигналов

2.3 Минимизация логических уравнений с помощью карт Карно

2.4 Выбор элементной базы для синтеза логического преобразователя

3. Разработка схем синтезируемого устройства

3.1 Синтез (или разработка) схемы электрической функциональной в пакете Electronics Workbench

3.2 Синтез (или разработка) схемы электрической принципиальной в пакете Electronics Workbench

3.3 Проверка правильности работы

Заключение

Список литературы

Приложение

Введение

Схемотехника - научно-техническое направление, занимающееся проектированием, созданием и отладкой (синтезом и анализом) электронных схем и устройств различного назначения. Необходимо также отметить, что грамотная схемотехника подразумевает баланс экономических и технических показателей. Негативным может стать как недостаток средств на проектирование, так и их переизбыток. Важно в ходе всех этапов работ осуществлять оценку их экономической эффективности.

К проблемам, не зависящим от реализуемого алгоритма, относятся подавление помех, передача данных по линиям связей, обеспечение требуемых режимов входов и выходов элементов, генерация и распределение тактовых сигналов, и т.д. Кроме того, разработка моделей требует к себе повышенного внимания и сосредоточенности, аккуратной работы.

Результаты схемотехнических работ оформляются в виде законченных чертежей, а также, при необходимости, технологии производства и инструкции на использовании.

Основная задача схемотехники - синтез (определение структуры) электронных схем, обеспечивающих выполнение определённых функций, и расчёт параметров, входящих в них элементов.

В результате изучения дисциплины "Схемотехника ЭВМ" студенты должны:

- знать номенклатуру, характеристики и функциональное назначение интегральных микросхем, выпускаемых отечественной и зарубежной промышленностью для ЭВМ;

- знать и практически овладеть основными методами проектирования узлов ЭВМ на основе интегральных микросхем различной степени интеграции;

- знать принципы построения интегральных микросхем памяти и способы построения на их основе устройств памяти большой емкости; - уметь выбирать схемотехническую базу при проектировании различных устройств ЭВМ;

- иметь навыки экспериментального исследования работоспособности спроектированных схем.

Цель курсового проектирования - закрепление у студентов основных теоретических положений дисциплины "Схемотехника ЭВМ», приобретение практических навыков по решению задач логического синтеза узлов и блоков цифровых ЭВМ, а также практической их реализации на интегральных микросхемах.

1. Выбор способа решения задачи курсового проектирования

1.1 Структурная детализация автомата

По техническому заданию дан граф автомата, представленный на рисунке 1, где, - индекс состояния автомата; a₀ - начальное состояние автомата; Y_j = 0000,…1000 - двоичные числа, равные десятичному индексу j и формируемые на выходах автомата. Так же, следует отметить, что вариант данной курсовой предполагает тривиальное кодирование автомата.

Y₆ Y₁ Y₃ Y₂ Y₅ Y₄ Y₈ Y₀ Y₇ Y₆

Размещено на http://www.Allbest.ru/

Рисунок 1 - Граф автомата

Следующим шагом детализации структуры проектируемого автомата, является представление автомата в виде математической модели Мура, что позволяет представить синтезируемый автомат в виде двух взаимосвязанных функциональных частей - логического преобразователя (ЛП) и блока памяти (БП), так, как это показано на рисунке 2.

Рисунок 2 - Первый уровень структурной детализации синтезируемого автомата

ЛП представляет собой комбинационную схему (или комбинационный автомат). БП содержит r комбинированных D-триггеров. Количество триггеров, необходимое для реализации БП при использовании двоичного кодирования состояний автомата (тривиальное кодирование, кодирование кодами Грея), определяется по формуле (1):

(1)

где - мощность множества A состояний автомата, int (w) - целая часть (w). Пользуясь данной формулой, получаем: б = 9, т.к. состояний автомата 9, = 3, следовательно, r = 4.

1.2 Составление структурной таблицы кодирования состояний автомата

В настоящее время самым распространенным способом структурного кодирования состояний автомата является двоичное кодирование или по-другому - тривиальное кодирование. Т.к. по формуле (1) было уже рассчитано количество триггеров, а именно - 4, то для тривиального структурного кодирования внутренних состояний автомата необходимо использовать 4 разряда. Сопоставим каждому отдельному абстрактному символу , 4х - разрядный двоичный код таким образом, чтобы он соответствовал значению десятичного индекса i каждого состояния автомата. Результаты такого структурного кодирования занесем в таблицу 1.

Таблица 1.1

Структурное кодирование состояний автомата a_i

Состояние автомата	Структурный код
ai	Q4	Q3	Q2	Q1
a0	0	0	0	0
a1	0	0	0	1
a2	0	0	1	0
a3	0	0	1	1
a4	0	1	0	0
a5	0	1	0	1
a6	0	1	1	0
a7	0	1	1	1
a8	1	0	0	0

Помимо структурного кодирования необходимо также предусматривать и выходные сигналы Y_j, которые формируются из двоичных кодов Q₄…Q_1.

Количество выходных сигналов для данного автомата также можно определить по формуле (1). Высчитав нужное значение определим, что количество выходных сигналов равно 4.

Сопоставим каждому состоянию автомата соответствующие выходы Yj 4х - разрядный двоичный код таким образом, чтобы он соответствовал значению десятичного индекса j Yj. Результаты такого структурного кодирования занесем в таблицу 2.

Таблица 1.2

Структурное кодирование выходных сигналов Y_j

	Структурные коды
Индексы состояний автомата Yj	j	Y'4	Y'3	Y'2	Y'1
	6	0	1	1	0
	1	0	0	0	1
	3	0	0	1	1
	2	0	0	1	0
	5	0	1	0	1
	4	0	1	0	0
	8	1	0	0	0
	0	0	0	0	0
	7	0	1	1	1

1.3 Детализация блока памяти автомата

Для того, чтобы нормально организовать работу комбинационного автомата, необходимо обеспечить бесперебойную работу БП. Как мы выяснили ранее, для данного устройства необходимо и достаточно использовать 4 комбинированных синхронных двухтактных D-триггера.

Рисунок 3 - Комбинированный синхронный двухтактный D - триггер

У триггера есть своя таблица истинности, по которой можно убедиться в правильности его работы.

Таблица 1.3

Таблица истинности комбинированного синхронного двухтактного D - триггера.

R	S	C	D	Q	Q+
0	0	0	*	0/1	0/1
0	0		0	0/1	0
0	0		1	0/1	1
0	1	*	*	0	1
0	1	*	*	1	1
1	0	*	*	0	0
1	0	*	*	1	0
1	1	*	*	0/1	*

Так как для работы автомата нам необходимо использовать 4 триггера, то они должны быть соединены определенным образом, так, как это показано на рисунке 4.

Рисунок 4 - Блок памяти синтезируемого автомата

На рисунке 4 обозначено: Q₁ ,…, Q₄ - двоичный код, который соответствует номеру текущего шага алгоритма работы автомата, S - сигнал синхронизации, Н.У. - начальная установка устройства, F₁ ,…, F₄ - функции возбуждения элементов памяти.

Такое объединение триггеров называется 4 - разрядным регистром. Особенность комбинированных триггерных схем заключается в том, что в них присутствуют как синхронно управляемые информационные входы, так и входы асинхронной установки S, R.

На входы асинхронной установки подается сигнал начальной установки, который в начальный момент времени устанавливает триггеры в определенной состояние, в нашем случае, это низкий уровень “0”. После того, как все триггеры установлены в нулевое состояние, управление ими передается сигналу синхронизации.

интегральный микросхема логический преобразователь

2. Структурный синтез логического преобразователя

2.1 Составление расширенной структурной таблицы переходов

Для удобства построения схем необходимо построить расширенную структурную таблицу переходов автомата. Она основана на таблицах 1.1, 1.2, но в ней также присутствует столбец, в котором указана функция возбуждения, ее можно рассчитать по формуле (2).

F(а_m,а_s) = К(а_s) (2)

где а_m - текущее состояние автомата, а_s - следующее состояние автомата, К(а_s) - двоичный код следующего состояния автомата.

Таблица 2.1

Расширенная структурная таблица переходов автомата (P = 1)

	K(		K(	X
	0	0	0	0		0	0	0	1	1	0	0	0	1
	0	0	0	1		0	0	1	0	1	0	0	1	0
	0	0	1	0		0	0	1	1	1	0	0	1	1
	0	0	1	1		0	1	0	0	1	0	1	0	0
	0	1	0	0		0	1	0	1	1	0	1	0	1
	0	1	0	1		0	1	1	0	1	0	1	1	0
	0	1	1	0		0	1	1	1	1	0	1	1	1
	0	1	1	1		1	0	0	0	1	1	0	0	0
	1	0	0	0		0	0	0	0	1	0	0	0	0

Так как синхронный автомат должен работать в двух режимах, прямом и обратном, необходимо также составление аналогичной структурной таблицы, но для режима работы Р = 0 (таблица 2.2). Два режима различаются между собой только порядком выходных сигналов. Для Р = 1 порядок прямой, для Р = 0 - обратный.

Таблица 2.2

Расширенная структурная таблица переходов автомата (P = 0)

Fn	K(	am	K(	X	F(am,an)
	Q3	Q2	Q1	Q0		Q3	Q2	Q1	Q0		F3	F2	F1	F0
а0	0	0	0	0	а8	1	0	0	0	0	1	0	0	0
а8	1	0	0	0	а7	0	1	1	0	0	0	1	1	0
а7	0	1	1	1	а6	0	1	0	1	0	0	1	0	1
а6	0	1	1	0	а5	0	1	0	0	0	0	1	0	0
а5	0	1	0	1	а4	0	0	1	1	0	0	0	1	1
а4	0	1	0	0	а3	0	0	1	0	0	0	0	1	0
а3	0	0	1	1	а2	0	0	0	1	0	0	0	0	1
а2	0	0	1	0	а1	0	0	0	1	0	0	0	0	1
а1	0	0	0	1	а0	0	0	0	0	0	0	0	0	0

2.2 Составление логических уравнений для выходных сигналов

По таблице 2.1 и 2.2 можно составить логические уравнения для функций возбуждения блока памяти F₀-F_3.

Для P = 1:

(3)

(4)

(5)

(6)

Для P = 0:

(7)

(8)

(9)

(10)

Но составленные уравнения слишком объемны, для того, чтобы это исправить необходимо их минимизировать.

2.3 Минимизация логических уравнений с помощью карт Карно

Составление логических уравнений для функций возбуждения блока памяти F₁ ,…, F₄ сводится к тому, чтобы максимально упростить дизъюнктивные нормальные формы, с целью обеспечения минимальной структурной сложности логической функции в элементных базисах И, ИЛИ, НЕ; И-НЕ; ИЛИ-НЕ.

Для решения данной задачи лучше всего подходят карты Карно.

Построим карты Карно функций F_i , i=1,…,4 для Р = 1:

Таблица 2.3

Карта Карно функции F₀

Q3Q2 / Q1Q0	00	01	11	10
00	1	1	*	0
01	0	0	*	*
11	0	0	*	*
10	1	1	*	*

Для того, чтобы максимально минимизировать логические выражения необходимо доопределим карту Карно, представленную в табл. 2.3, т.е. вставить вместо «*» «1».

Таблица 2.4

Доопределенная карта Карно функции F₀

Q3Q2 / Q1Q0	00	01	11	10
00	1	1	*	0
01	0	0	*	*
11	0	0	*	*
10	1	1	1	1

Минимизируя функцию F₀ методом карт Карно, получим следующее уравнение:

(11)

Таблица 2.5

Карта Карно функции F₁

Q3Q2 / Q1Q0	00	01	11	10
00	0	0	*	0
01	1	1	*	*
11	0	0	*	*
10	1	1	*	*

Доопределим карту Карно, представленную в табл. 2.5 по тем же принципам, что и предыдущую.

Таблица 2.6

Доопределенная карта Карно функции F₁

Q3Q2 / Q1Q0	00	01	11	10
00	0	0	*	0
01	1	1	1	1
11	0	0	*	*
10	1	1	1	1

Минимизируя функцию F₁ методом карт Карно, получим следующее уравнение:

(12)

Таблица 2.7

Карта Карно функции F₂

Q3Q2 / Q1Q0	00	01	11	10
00	0	1	*	0
01	0	1	*	*
11	1	0	*	*
10	0	1	*	*

Доопределим карту Карно, представленную в табл. 2.7.

Таблица 2.8

Доопределенная карта Карно функции F₂

Q3Q2 / Q1Q0	00	01	11	10
00	0	1	1	0
01	0	1	1	*
11	1	0	*	1
10	0	1	1	*

Минимизируя функцию F₂ методом карт Карно, получим следующее уравнение:

(13)

Таблица 2.9

Карта Карно функции F₃

Q3Q2 / Q1Q0	00	01	11	10
00	0	0	*	0
01	0	0	*	*
11	0	1	*	*
10	0	0	*	*

Доопределим карту Карно, представленную в табл. 2.9.

Таблица 2.10

Доопределенная карта Карно функции F₃

Q3Q2 / Q1Q0	00	01	11	10
00	0	0	*	0
01	0	0	*	*
11	0	1	1	*
10	0	0	*	*

Минимизируя функцию F₃ методом карт Карно, получим следующее уравнение:

(14)

Построим карты Карно функций F_i , i=1,…,4 для Р = 0:

Таблица 2.11

Карта Карно функции F₀

Q3Q2 / Q1Q0	00	01	11	10
00	0	1	*	1
01	0	0	*	*
11	0	0	*	*
10	1	1	*	*

Доопределим карту Карно, представленную в табл. 2.11.

Таблица 2.12

Доопределенная карта Карно функции F₀

Q3Q2 / Q1Q0	00	01	11	10
00	0	1	1	1
01	0	0	1	1
11	0	0	1	1
10	1	1	1	1

Минимизируя функцию F₀ методом карт Карно, получим следующее уравнение:

(15)

Таблица 2.13

Карта Карно функции F₁

Q3Q2 / Q1Q0	00	01	11	10
00	0	1	*	1
01	0	0	*	*
11	1	1	*	*
10	0	0	*	*

Доопределим карту Карно, представленную в табл. 2.13.

Таблица 2.14

Доопределенная карта Карно функции F₁

Q3Q2 / Q1Q0	00	01	11	10
00	0	1	1	1
01	0	0	1	1
11	1	1	1	1
10	0	0	1	1

Минимизируя функцию F₁ методом карт Карно, получим следующее уравнение:

(16)

Таблица 2.15

Карта Карно функции F₂

Q3Q2 / Q1Q0	00	01	11	10
00	0	0	*	1
01	0	1	*	*
11	0	1	*	*
10	0	1	*	*

Доопределим карту Карно, представленную в табл. 2.15.

Таблица 2.16

Доопределенная карта Карно функции F₂

Q3Q2 / Q1Q0	00	01	11	10
00	0	0	1	1
01	0	1	1	1
11	0	1	1	1
10	0	1	1	1

Минимизируя функцию F₂ методом карт Карно, получим следующее уравнение:

(17)

Таблица 2.17

Карта Карно функции F₃

Q3Q2 / Q1Q0	00	01	11	10
00	1	0	*	0
01	0	0	*	*
11	0	0	*	*
10	0	0	*	*

Данную карту доопределить невозможно.

Минимизируя функцию F₃ методом карт Карно, получим следующее уравнение: (18)

Аналогично работаем с Y. Получаем, для Y0:

Таблица 2.18

Карта Карно функции Y0

Q3Q2 / Q1Q0	00	01	11	10
00	0	1	*	1
01	0	0	*	*
11	1	0	*	*
10	1	1	*	*

Доопределим карту Карно, представленную в табл. 2.18.

Таблица 2.19

Доопределенная карта Карно функции Y₀

Q3Q2 / Q1Q0	00	01	11	10
00	0	1	1	1
01	0	0	*	*
11	1	0	*	1
10	1	1	1	1

Минимизируя функцию Y₀ методом карт Карно, получим следующее уравнение:

(19)

Таблица 2.20

Карта Карно функции

Q3Q2 / Q1Q0	00	01	11	10
00	0	0	*	1
01	1	1	*	*
11	0	0	*	*
10	1	1	*	*

Минимизируя функцию Y₁ методом карт Карно, получим следующее уравнение:

(20)

Таблица 2.21

Карта Карно функции

Q3Q2 / Q1Q0	00	01	11	10
00	0	1	*	1
01	1	0	*	*
11	0	0	*	*
10	0	1	*	*

Минимизируя функцию Y₂ методом карт Карно, получим следующее уравнение:

(21)

Таблица 2.22

Карта Карно функции

Q3Q2 / Q1Q0	00	01	11	10
00	0	1	*	1
01	1	0	*	*
11	0	0	*	*
10	0	1	*	*

Минимизируя функцию Y₃ методом карт Карно, получим следующее уравнение:

(22)

2.4 Выбор элементной базы для синтеза логического преобразователя

Для синтеза ЛП необходимо определить, в каком из элементных базисов выгоднее реализовать функции возбуждения блока памяти F₀-F₃. В зависимости от вычислительной сложности логического уравнения, каждое уравнение может быть реализовано в разных элементных базисах. На данном этапе курсового проекта все уравнения реализованы в элементном базисе «И, ИЛИ, НЕ», потому что это является наиболее удобным и не требует дополнительных вычислений.

3. Разработка схем синтезируемого устройства

3.1 Синтез схемы электрической функциональной в пакете EWB

После того, как был выбран элементный базис, можно приступать к синтезу схемы электрической функциональной схемы синхронного автомата.

Построим логические схемы для функций F₀ - F₃ в базисе «И,ИЛИ, НЕ».

Для того, чтобы получить схему для функции необходимо соединить логический элемент «И», если умножение, «ИЛИ», если сложение в соответствии с логическим уравнением.

Например, для функции F3 соединение изображено на рисунке 5.

Рисунок 5 - Соединение для функции F3

Далее для того, чтобы менять режим работы автомата необходимо подключить ключ к источнику питания и к земле. Логические элементы, отвечающие за режим Р = 1, соединить с прямым выходом ключа, а элементы, отвечающие за режим Р = 0, соединить с инверсией от ключа. После этого объединить два режима с помощью логического ИЛИ, и выход этого элемента соединить со входом триггера, который принимает функцию возбуждения. Данное соединение изображено на рисунке 6 (соединение для логического элемента «И» показаны на предыдущем рисунке)

Рисунок 6 - Соединение для прямого и обратного режима работы с триггером

Аналогично составленные схемы для всех функций, в том числе и для Yj, выходы которых подводятся не к триггерам, как для функции возбуждения, а к светодиодам, изображены на рисунке 7.

Рисунок 7 - Схема электрическая функциональная, реализованная в пакете Electronics Workbench

3.2 Синтез схемы электрической принципиальной в пакете Electronics Workbench

Была получена СЭФ, и она была проверена с помощью генератора слов и использования светодиодных индикаторов, то есть все ее состояния совпадают с составленной ранее таблицей истинности. После этого необходимо приступать к следующему этапу выполнения курсового проекта - построении схемы электрической принципиальной(СЭП). Ее необходимо реализовать средствами пакета EWB, предварительно изучив номенклатуру интегральных микросхем серии КР155 (аналог SN74).

При построении СЭП необходимо стремится к минимизации количества и разновидностей типов микросхем, необходимых и достаточных для реализации синтезируемого автомата.

Для того, чтобы еще больше минимизировать логические уравнения, чтобы в будущем использовать меньшее количество интегральных микросхем, следует заметить, что существуют повторяющиеся элементы, которые можно заменить цифрой.

Считая, что

= 1 (23)

= 2 (24)

=3 (25)

= 4 (26)

= 5 (27)

Следовательно, получаем, для F (P = 1):

(28)

(29)

(30)

(31)

Для F (P = 0):

(32)

(33)

(34)

(35)

Т.к. для обоих режимов уравнения для Yj совпадают, то получим:

(36)

(37)

(38)

(39)

3.3 Проверка правильности работы

Для проверки правильности работы моделей реализаций схем электрических функциональной и принципиальной в пакете схемотехнического моделирования Electronics Workbench предоставлены различные возможности.

Самая простая проверка заключается в подсоединении электромеханических ключей и светодиодных индикаторов. Ключ можно перевести в одно из состояний (питание или земля), и тогда с помощью индикаторов можно легко проследить, куда двигается ток в схеме. Такую проверку устройств в вычислительной технике принято называть статической проверкой. Это обусловлено тем, что быстродействие реальных логических элементов в миллионы раз превосходит время ручной установки на переключателях требуемой комбинации входных сигналов.

Тем не менее, при таком способе проверки подключается генератор слов. Подключенный генератор слов и работающие диоды изображены на рисунке 8.

Рисунок 8 - Работа схемы электрической функциональной

Второй способ заключается в использовании генератора слов и логического анализатора.

Генератор слов позволяет якобы формировать на своих 16 выходах разнообразные двоичные последовательности на очень высоких частотах (десятки и сотни мегагерц). При этом логический анализатор должен работать не менее чем на порядок быстрее генератора слов. Они используются для ускорения проверки правильности функционирования в пакете Electronics Workbench.

В данном курсовом проекте использован первый способ проверки. В соответствии с таблицей истинности схема работает корректно как СЭП, так и СЭФ.

Заключение

В результате выполнения данного курсового проекта был реализован синхронный автомат, который имеет сложную структуру, состоит из логического преобразователя и блока памяти. Он самостоятельно, по сигналу синхронизации может переходить в следующее состояние, причем существует возможность делать это в прямом и обратном режиме. На его выходах с приходом сигнала синхронизации также формируются выходные двоичные сигналы в последовательности, соответствующей варианту 1.

Структурно закодировали состояния автомата a_i и выходные двоичные сигналы . Составлены расширенные структурные таблицы переходов автомата. Для минимизации логических уравнений были использованы карты Карно, использование которых заметно упрощает работу с ними.

Построены СЭП и СЭФ в пакете схемотехнического моделирования EWB, а также разработана СЭП в соответствии с требованиями Единой Системы Конструкторской Документации (ЕСКД).

В результате изучения дисциплины "Схемотехника ЭВМ" и выполнения данного курсового проекта, узнали функциональное назначение интегральных микросхем, выпускаемых отечественной и зарубежной промышленностью для ЭВМ. В этом проекте использованы 18 микросхем (8 мк SN7408; 6 мк SN7432; 1 мк SN7411; 1 мк SN7404; 1 мк SN74175).

Приобрели практические навыки по решению задач логического синтеза узлов и блоков цифровых ЭВМ, а также практической их реализации на интегральных микросхем.

Проверили соответствие работающей программы в EWB с таблицей истинности. Схемы работают корректно.

Список литературы

1. Тюрин С.В. Разработка и отладка цифровых устройств: учебное пособие / С.В. Тюрин. Воронеж: ГОУВПО «Воронежский государственный технический университет», 2009. 81 с.

2. Акинина Ю.С. Реализация синхронного автомата на интегральных микросхемах: учеб. пособие / С.В. Тюрин, Ю.С. Акинина Воронеж: ФГБОУ ВО «Воронежский государственный технический университет», 2017. 88 с.

Приложение

Рисунок 9 - Схема электрическая функциональная

Рисунок 10 - Схема электрическая принципиальная

Размещено на Allbest.ru