Устройство суммирования двоичных чисел

Размещено на http://www.allbest.ru/

Министерство связи и информатизации Республики Беларусь

Учреждение образования

«Высший государственный колледж связи»

Факультет электросвязи

Кафедра инфокоммуникационных технологий

Пояснительная записка к курсовому проекту

по дисциплине «Цифровые и микропроцессорные устройства»

Устройство суммирования двоичных чисел

Выполнил

учащийся гр. ПО321

А.П. Сологубов

Руководитель

В.И. Богородов

Минск

2015



Содержание

четырехразрядный двоичный сумматор

Введение

1. Описание принципа работы заданной структурной электрической схемы устройства суммирования двоичных чисел

2. Теоретическое обоснование и логическое проектирование узлов устройства

2.1 Назначение и принцип построения четырехразрядных двоичных сумматоров с параллельным переносом

2.2 Разработка логической схемы счетчика с коэффициентом пересчета К_пер = 13

2.3 Разработка логической схемы четырехразрядного двоичного сумматора с параллельным переносом в базисе И-НЕ

3. Анализ и выбор элементной базы

4. Разработка и описание принципиальной электрической схемы устройства

5. Расчет быстродействия и потребляемой мощности

Заключение

Литература



Введение

Цифровые устройства и цифровые методы, реализованные на интегральных микросхемах разной степени интеграции, в том числе на микропроцессорных средствах, широко используются в цифровых системах передачи и распределения информации, в телевизионной, радиовещательной, радиоприемной и другой аппаратуре связи. Основной целью внедрения микропроцессорных средств вычислительной техники в связи заключается в повышении производительности труда работников отрасли с помощью автоматизации на основе средств вычислительной техники. Важную при этом сыграло появление и быстрое совершенствование ИМС - основной элементной базы современной электроники. С внедрением ИМС значительно снизилась себестоимость радиоэлектронных приборов, они стали более доступными и более компактными и расширилось внедрение радиоэлектроники в развитие науки и техники.

В отличие от цифровых устройств некоторые импульсные устройства, например, формирователи и генераторы импульсов различной формы производить серийно в виде интегральных схем (ИС) экономически невыгодно. Перспективен другой путь - построение импульсных устройств на ИС широкого применения, то - есть на логических элементах, операционных усилителях и других ИС совместно с навесными элементами. Это способствует унификации элементной базы, эффективному использованию и комплексной миниатюризации радиоэлектронной аппаратуры - высокая надёжность, малые габариты и масса, низкая стоимость и потребляемая мощность.

В данной теме курсового проекта рассматривается сумматор двоичных чисел, который широко используется в современной вычислительной технике для реализации сложения, умножения, деления и т. д. А также назначение узлов, входящих в структурную электрическую схему устройства.

1. Описание принципа работы заданной структурной электрической схемы устройства суммирования двоичных чисел

Структурная электрическая схема устройства суммирования двоичных чисел представлена на рисунке 1.

Рисунок 1. Устройство суммирования двоичных чисел. Схема электрическая структурная

Рассмотрим назначение узлов, входящих в структурную схему устройства.

Четырехразрядный двоичный сумматор с параллельным переносом Y3 предназначен для суммирования четырехразрядных двоичных чисел A и B, представленных разрядами a₃…a₀ и b₃…b₀. На выходе сумматора формируется четырехразрядная сумма S, представленная разрядами s₃…s₀, а также перенос C в пятый разряд.

Счетчик Y1 предназначен для параллельного ввода четырехразрядного слагаемого А в двоичной СС. Значение слагаемого А может меняться в пределах от 0 до F в шестнадцатеричной СС.

Регистр Y2 предназначен для параллельного ввода четырехразрядного слагаемого В в двоичной СС. Значение слагаемого В также может меняться от 0 до F.

Регистр Y4 и триггер Y5 предназначены для параллельного вывода результата суммирования, который представляет собой пятиразрядное кодовое слово.

Работа устройства синхронизируется тактовыми импульсами U_С.

Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 2.

Рисунок 2. Временная диаграмма, поясняющая процесс функционирования устройства суммирования

В момент времени t₁ по отрицательному перепаду тактового импульса U_С (рисунок 2) начинается ввод слагаемых. К моменту времени t₂ ввод заканчивается и начинается суммирование. К моменту времени t₃ суммирование заканчивается, и по положительному перепаду сигнала синхронизации U_С результат суммирования записывается в регистр Y4 и триггер переноса Y5.

При подаче низкого уровня напряжения на вход (рисунок 1) устройство сбрасывается в исходное нулевое состояние.

Рассмотрим пример суммирования двоичных чисел, заданных в шестнадцатеричной системе счисления.

Например, А = D₍₁₆₎ и B = B₍₁₆₎. Переведем заданные числа в двоичную систему счисления и выполним суммирование:



				a3	a2	a1	a0
	A	=		1	1	0	1
+
	B	=		1	0	1	1
				b3	b2	b1	b0
	A+B	=	1	1	0	0	0
			C	s3	s2	s1	s0

Таким образом, полный результат суммирования А + В = 18₍₁₆₎, так как имеется перенос C в пятый разряд.



2. Теоретическое обоснование и логическое проектирование узлов устройства

2.1 Назначение и принцип построения четырехразрядных двоичных сумматоров с параллельным переносом

Основной операцией при выполнении арифметических действий в современных цифровых системах является сложение. Поэтому основным блоком операционных устройств обычно является сумматор, который используется также для вычитания, умножения, деления, преобразования чисел в дополнительный код, код «с избытком 3» и в ряде других операций операций [7, 8, 9].

Суммирование многоразрядных двоичных чисел производится путем их поразрядного сложения с переносом между разрядами. Поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполняет арифметическое сложение одноразрядных двоичных чисел a_i, b_i и переноса из соседнего младшего разряда c_i, образуя на выходах значение суммы S_i и переноса в старший разряд C_i+1.

УГО одноразрядного двоичного сумматора представляет собой прямоугольник с аббревиатурой SM (от англ. Summator) во внутреннем поле (рисунок 3).

Рисунок 3. Условное графическое обозначение одноразрядного сумматора



В таблице 1 приведена таблица истинности одноразрядного сумматора.

Таблица 1. Таблица истинности одноразрядного сумматора

ai	bi	ci	Si	Ci+1
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

Логические функции для выходов S_i и C_i+1 одноразрядного сумматора, записанные в СДНФ по данным таблицы 1, после минимизации имеют вид:

(1)

(2)

Как следует из выражения (1), функцию S_i удобно реализовать с помощью двух логических элементов «Исключающее ИЛИ», которые часто называют полусумматорами. Функциональная схема одноразрядного сумматора на основе двух полусумматоров показана на рисунке 4.

Рисунок 4. Функциональная схема одноразрядного сумматора на основе двух полусумматоров



Для суммирования двух многоразрядных двоичных чисел на каждый разряд необходим один одноразрядный сумматор. Только в младшем разряде можно использовать полусумматор. На рисунке 5 приведена функциональная схема четырехразрядного параллельного сумматора с последовательным переносом.

Рисунок 5. Функциональная схема четырехразрядного параллельного сумматора с последовательным переносом

В ее младшем разряде также используется полный одноразрядный сумматор. При этом наличие входа переноса C₀ позволяет рассматривать схему как четырехразрядную секцию сумматора с большой разрядностью. Такая секция может быть реализована в виде микросхемы.

Существенным недостатком сумматоров с последовательным переносом является большая задержка (t_зд.Cn) выходного переноса сигнала C_n в цепи переноса, связанная с его последовательным прохождением через все одноразрядные сумматоры, каждый из которых имеет задержку переноса t_{зд. с}. В результате t_зд.Cn = nt_зд.c, а задержка образования n-го разряда суммы



t_{зд. Sn} = t_{зд S} + (n - 1) t_зд.C,

где t_зд.S - задержка суммы одноразрядного сумматора. При числе разрядов n > 4…8 времена t_зд.Sn, t_зд.Cn оказываются весьма значительными, поэтому для повышения быстродействия в сумматорах обычно применяют ускоренные способы формирования переноса.

Наиболее часто используется одновременное (параллельное) формирование переноса для нескольких разрядов. При этом вводятся вспомогательные функции генерации переноса и распространения переноса . Тогда выражение (2) можно представить в следующем виде:

(3)

Из выражения (3) следует, что сигнал переноса на выходе i_го разряда генерируется самим разрядом (G_i = 1) при a_i = b_i = 1 независимо от результата переноса из соседнего младшего разряда. Следовательно, можно передавать сигнал переноса для обработки старших разрядов, не дожидаясь окончания формирования переносов из младших разрядов. Однако если только один из сигналов a_i, b_i равен единице, то перенос в следующий разряд будет иметь место только при наличии переноса из предыдущего разряда (P_i = 1, c_i = 1). В этом случае Именно этот случай будет реализован, если значения функций G_i, P_i снимать с выходов первого полусумматора схемы, показанной на рисунке 4.

Таким образом, сигналы переноса в каждом разряде формируются одновременно в соответствии с выражением (3):



В обобщенном виде получаем:

(4)

Для образования переносов C₁, C₂,…, C_i+1 необходимо предварительно получить функции P_i, G_i для каждого разряда. Как видно из выражения (4), сложность функций и, соответственно, схем формирования переноса C_i+1 быстро возрастает при увеличении числа разрядов i. Поэтому данный способ используется при .

Устройство, реализующее функции (4), называют схемой ускоренного переноса (СУП). На функциональных схемах его обозначают символом GRP.

Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом показана на рисунке 6.

Рисунок 6. Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом



На рисунке 6 изменено условное графическое обозначение одноразрядных сумматоров, так как от них выход переноса C_i+1 не требуется, достаточно одного выхода суммы S. Для реализации ускоренного переноса в одноразрядные сумматоры необходимо ввести дополнительные логические элементы для формирования сигналов G_i, P_i в соответствии с выражением (3).

2.2 Разработка логической схемы счетчика с коэффициентом пересчета К_пер = 13

Согласно заданию на курсовое проектирование, разработаем логическую схему с заданным коэффициентом пересчета K_пер = 13 при использовании карт Карно.

Необходимое число триггеров будет определяться как минимальное n, удовлетворяющее неравенству _пер. В данном случае число триггеров n = 4.

В счетчике с коэффициентом пересчета K_пер = 13 тринадцать состояний, причем каждый тринадцатый импульс сбрасывает счетчик в нулевое состояние. Переход счетчика из текущего в следующее состояние связан с переключением триггеров. Для переключения триггеров счетчика в требуемые состояния (таблица 1) на их входах J и K необходимы определенные уровни сигналов. В таблице 2 показаны все возможные переходы состояний триггера и требуемые для этих переходов уровни сигналов на входах J и K. На основании таблицы 3 в таблице 2 указаны уровни сигналов на входах J и K, которые обеспечивают переходы счетчика в следующее состояние.



Таблица 2. Таблица переходов счетчика с коэффициентом пересчета K_пер = 13, совмещенная с таблицей истинности комбинационных схем возбуждения входов J и K триггеров

Номер входного импульса	Текущее состояние	Следующее состояние	Уровни сигналов на входах триггеров
№	Q3	Q2	Q1	Q0	Q3	Q2	Q1	Q0	J3	K3	J2	K2	J1	K1	J0	K0
1	0	0	0	0	0	0	0	1	0	X	0	X	0	X	1	X
2	0	0	0	1	0	0	1	0	0	X	0	X	1	X	X	1
3	0	0	1	0	0	0	1	1	0	X	0	X	X	0	1	X
4	0	0	1	1	0	1	0	0	0	X	1	X	X	1	X	1
5	0	1	0	0	0	1	0	1	0	X	X	0	0	X	1	X
6	0	1	0	1	0	1	1	0	0	X	X	0	1	X	X	1
7	0	1	1	0	0	1	1	1	0	X	X	0	X	0	1	X
8	0	1	1	1	1	0	0	0	1	X	X	1	X	1	X	1
9	1	0	0	0	1	0	0	1	X	0	0	X	0	X	1	X
10	1	0	0	1	1	0	1	0	X	0	0	X	1	X	X	1
11	1	0	1	0	1	0	1	1	X	0	0	X	X	0	1	X
12	1	0	1	1	1	1	0	0	X	0	1	X	X	1	X	1
13	1	1	0	0	0	0	0	0	X	1	X	1	0	X	0	X

Таблица 3. Таблица переходов JK-триггера

Вид перехода триггера	Уровни сигналов на входах
	J	K
00	0	X
01	1	X
10	X	1
11	X	0
Примечание - Знак «X» означает произвольный уровень сигнала (0 или 1).

Пусть к моменту подачи первого импульса счетчик находился в состоянии 0000. Под действием этого импульса должно быть обеспечено новое состояние 0001 (таблица 2). Следовательно, в триггере младшего разряда T₀ происходит переход вида 01, обеспечиваемый при следующих уровнях на информационных входах: J₀ = 1, K₀ = X. В остальных триггерах происходит переход вида 00, который обеспечивается уровнями J₁ = 0, K₁ = X, J₂ = 0, K₂ = X, J₃ = 0, K₃ = X. Эти значения занесены в клетки карт Карно для входов J и K всех триггеров, соответствующие состоянию счетчика 0000 (рисунок 7). Пользуясь таблицей 1, можно заполнить карты Карно для входов J и K всех триггеров счетчика. При этом следует помнить, что уровни сигналов на входах J и K являются логическими функциями текущего состояния триггеров и на картах Карно (рисунок 7) под Q₃, Q₂, Q₁, Q₀ понимается текущее состояние счетчика, т.е. перед поступлением на вход счетчика очередного импульса. На картах Карно знаком «Ф» обозначены неопределенные значения функций возбуждения входов J и K, соответствующие лишним состояниям счетчика.

Рисунок 7. Карты Карно для счетчика с коэффициентом пересчета K_пер = 13



Следует помнить, что при минимизации не полностью заданных логических функций произвольные и неопределенные значения функции можно доопределять с целью упрощения результата минимизации. Следовательно, на картах Карно при записи результата минимизации в МДНФ в замкнутые области следует объединять клетки, заполненные единицами, а также произвольными и неопределенными значениями логической функции.

По картам Карно запишем следующие выражения для функций возбуждения входов J и K всех триггеров счетчика в МДНФ.

(5)

Логическая схема счетчика, построенная по логическим функциям (5), представлена на рисунке 8.

Рисунок 8. Логическая схема счетчика на JK-триггерах с коэффициентом пересчета K_пер = 13



Работа счетчика (рисунок 8) поясняется временными диаграммами, приведенными на рисунке 9 (число входных импульсов N определяется по формуле N = K_пер + 1).

Из временных диаграмм следует, что каждый тринадцатый импульс сбрасывает счетчик в исходное нулевое состояние.

Рисунок 9. Временные диаграммы работы счетчика с коэффициентом пересчета K_пер = 13

2.3 Разработка логической схемы четырехразрядного двоичного сумматора с параллельным переносом в базисе И-НЕ

Для разработки схемы четырёхразрядного двоичного сумматора с параллельным переносом произведем преобразование в базис И-НЕ логической функции (1).

.



Дважды инвертируем правую часть выражения:

.

Произведем преобразование по формуле де Моргана:

.

Запишем выражение с использованием символа операции И-НЕ (функция Шефера):

.

На основании данного выражения, запишем функции суммы для каждого одноразрядного сумматора:

;

;

;

.

Функции G_i и Р_i преобразуются в базис И-НЕ таким же образом:

;

.



Рассмотрим преобразование в базис И-НЕ логической функции С_i:

C_i+1 = G_i v P_iG_i-1 v P_iP_i-1G_i-2 v... v P_iP_i-1...Р₁Р₀С_0.

Преобразования проводятся аналогично преобразованию функции S_i.

;

;

Зная, что , следовательно, и , найдем ;

;

;

;

;

;

;

.

На логической схеме, представленной на листе 1, отдельно формируются сигналы С₁, С₂, С₃, С₄ с помощью которых соответственно формируются суммы S₀, S₁, S₂, S₃.

Проверим правильность функционирования данной логической схемы. Для этого на входы подадим числа A=1011₍₂₎ и В=1101₍₂₎. A₀=1, B₀=1, A₁=1, B₁=0, A₂=0, B₂=1, A₃=1, B₃=1. На вход С₀ подадим 0.

Таким образом, на выходе получили результат:

S₀=0, S₁=0, S₂=0, S₃=1, т.е. получилось число 1000₍₂₎, как и предполагалось.



3. Анализ и выбор элементной базы

В соответствии с заданием по курсовому проектированию, структурной электрической схемой (рисунок 1), для построения устройства суммирования двоичных чисел схемотехники КМОП, потребуются следующие элементы: два четырехразрядных регистра, один четырехразрядный счетчик, триггер переноса, а также логические элементы И-НЕ на 2, 3, 4, 5 входа для построения четырехразрядного двоичного сумматора по разработанной схеме (рисунок 10). Необходимо подобрать микросхемы с оптимальными параметрами, такими как максимальное быстродействие и минимальная потребляемая мощность.

Всем вышеперечисленным требованиям соответствуют микросхемы серии ЭКР1594 и ЭКР5594.

В качестве двух четырёхразрядных регистров используем микросхему IN74ACT175 (1594ТМ8). Условное графическое обозначение и цоколевка микросхемы представлены на рисунке 10.

Таблица состояний микросхемы IN74ACT175 (1594ТМ8)

Входы	Выходы	Функция
	C	D	Q
0	X	X	0	1	Сброс на «0»
1	^	1	1	0	Установка
1	^	0	0	1	Сброс
1	0	X	Без изм.	Хранение



16 - питание; 8 - общий.

Рисунок 10. Четыре D-триггера с общими входами управления и сброса IN74ACT175 (1594ТМ8)

Микросхема IN74ACT175 (1594TM8) представляет собой четыре D-триггера с общими входами управления и сброса, которую можно рассматривать как четырёхразрядный регистр. Регистр имеет прямой динамический вход синхронизации С и инверсный вход сброса R. Ввод данных осуществляется на входы D₀, D₁, D₂, D₃ в параллельном коде. Выходные значения микросхемы можно снимать как с прямых, так и с инверсных выходов.

В качестве четырехразрядного счетчика используем микросхему IN74ACT163 (1594ИЕ18). Условное графическое обозначение и цоколевка микросхемы представлены на рисунке 11.

Таблица состояний микросхемы IN74ACT163 (1594ИЕ18)

Входы	Выходы	Функция
		CEP	CET	C	Q3	Q2	Q1	Q0
0	X	X	X	^	0	0	0	0	Сброс на «0»
1	0	X	X	^	D3	D2	D1	D0	Предустановка
1	1	1	1	^	Счет (увел.)	Счет
1	1	0	X	^	Без изм.	Хранение
1	1	X	0	^
1	X	X	X	v

16 - питание; 8 - общий.

Рисунок 11. Синхронный четырехразрядный двоичный счетчик с синхронным сбросом IN74ACT163 (1594ИЕ18)

Микросхема IN74AC163 (1594ИЕ18) представляет собой двоичный четырехразрядный счетчик с параллельным вводом-выводом данных. Предустановка со входов D0…D3 осуществляется по положительному перепаду импульса на входе С и при низком уровне на входе . Счет на увеличение выполняется при высоком уровне на входе СEP, СET и . Вход предназначен для сброса счетчика в нулевое состояние.

Для того, чтобы ввод данных осуществлялся по отрицательному перепаду сигнала U_c, на входы счетчика IN74AC163 (1594ИЕ18) и регистра IN74ACT175 (1594ТМ8) включим инвертор IN74ACT04 (1594ЛН1). Микросхема представляет собой 6 логических элементов «НЕ». Условное графическое обозначение и таблица истинности микросхемы представлены на рисунке 12.

Для построения четырехразрядного двоичного сумматора выберем элементы И-НЕ на требуемое число входов.

В качестве элемента на два входа будем использовать микросхему IN74ACT00 (1594ЛА3). Условное графическое обозначение и цоколевка микросхемы представлены на рисунке 13.

В качестве элемента на три входа будем использовать микросхему IN74ACT10 (1594ЛА4). Условное графическое обозначение и цоколевка микросхемы представлены на рисунке 14.

В качестве элемента на четыре входа будем использовать микросхему IN74ACT20 (1594ЛА1). Условное графическое обозначение и цоколевка микросхемы представлены на рисунке 15.

Таблица состояний микросхемы IN74ACT04 (1594ЛН1)

Вход	Выход
A	Y
0	1
1	0

14 - питание; 7 - общий.

Рисунок 12. Условно-графическое обозначение микросхемы IN74ACT04 (1594ЛН1)



Таблица состояний микросхемы IN74ACT00 (1594ЛА3)

Входы	Выходы
A	B	Y
0	0	1
0	1	1
1	0	1
1	1	0

14 - питание; 7 - общий.

Рисунок 13. Условно-графическое обозначение микросхемы IN74ACT00 (1594ЛА3)

Таблица состояний микросхемы IN74ACT10 (1594ЛА4)

Входы	Выходы
A	B	С	Y
0	X	X	1
X	0	X	1
X	X	0	1
1	1	1	0
Примечание - «X» - 0 или 1



14 - питание; 7 - общий.

Рисунок 14. Условно-графическое обозначение микросхемы IN74ACT10 (1594ЛА4)

Таблица состояний микросхемы IN74ACT20 (1594ЛА1)

Входы	Выходы
A	B	С	D	Y
0	X	X	X	1
X	0	X	X	1
X	X	0	X	1
X	X	X	0	1
1	1	1	1	0

14 - питание; 7 - общий.

Рисунок 15. Условно-графическое обозначение микросхемы IN74ACT20 (1594ЛА1)



В качестве элемента на пять входов будем использовать микросхему IN74HCT30A (5564ЛА2). Условное графическое обозначение и цоколевка микросхемы представлены на рисунке 16.

Таблица состояний микросхемы IN74ACT30A (1594ЛА2)

Входы	Выходы
A	B	С	D	E	F	G	H	Y
0	X	X	X	X	X	X	X	1
X	0	X	X	X	X	X	X	1
X	X	0	X	X	X	X	X	1
X	X	X	0	X	X	X	X	1
X	X	X	X	0	X	X	X	1
X	X	X	X	X	0	X	X	1
X	X	X	X	X	X	0	X	1
X	X	X	X	X	X	X	0	1
1	1	1	1	1	1	1	1	0

14 - питание; 7 - общий.

Рисунок 16. Условно-графическое обозначение микросхемы IN74HCT30A (5564ЛА2)

Триггер переноса в старший пятый разряд должен иметь один информационный вход D, прямой вход синхронизации С, представим его микросхемой IN74ACT74 (1594ТМ2) - два D-триггера с установкой и сбросом. Условное графическое обозначение и цоколевка микросхемы представлены на рисунке 17.

Микросхема IN74ACT74 (1594ТМ2) содержит два независимых комбинированных D-триггера, имеющих общую цепь питания. У каждого триггера имеется один информационный вход D, вход синхронизации С и два дополнительных входа S, R независимой асинхронной установки триггера в единичное и нулевое состояния.

Асинхронная установка D-триггера в единичное и нулевое состояния осуществляется подачей взаимопротивоположных логических сигналов на входы S и R. В это время входы D и С не влияют.

Таблица состояний микросхемы IN74ACT74 (1594ТМ2)

Входы	Выходы	Функция
S	R	C	D	Q
0	1	X	X	1	0	Асинхр. установка
1	0	X	X	0	1	Асинхр. сброс
0	0	X	X	1	1	Неопределенность
1	1	^	1	1	0	Синхр. установка
1	1	^	0	0	1	Синхр. сброс
1	1	0	X	Без изменений	Хранение
1	1	1	X
1	1	v	X
Примечание - «X» - 0 или 1

14 - питание; 7 - общий.

Рисунок 17. Условно-графическое обозначение микросхемы IN74ACT74 (1594ТМ2)



Основные параметры микросхем IN74ACT175 (1594ТМ8), IN74ACT163 (1594ИЕ18), IN74ACT04 (1594ЛН1), IN74ACT00 (1594ЛА3), IN74ACT10 (1594ЛА4), IN74ACT20 (1594ЛА1), IN74HCT30A (5564ЛА2) и IN74ACT74 (1594ТМ2) представлены в таблице 4.

Таблица 4. Основные электрические параметры выбранных микросхем

Обозначение микросхемы	), не более	(), не менее	(), не более	(IIH), не более	(IOL), не более	(IOH), не более	(IСС), не более	(tPLH), не более	(tPHL), не более
	В	В	мкА	мкА	мА	мА	мкА	нс	нс
IN74ACT175 (1594ТМ8)	0,1	4,9	- 1,0	+ 1,0	+ 24	- 24	80	9,5	10,5
IN74ACT163 (1594ИЕ18)	0,1	4,9	- 1,0	+ 1,0	+ 24	- 24	80	9,5	10,0
IN74ACT04 (1594ЛН1)	0,1	4,9	- 1,0	+ 1,0	+ 24	- 24	40	7,5	7,0
IN74ACT00 (1594ЛА3)	0,1	4,9	- 1,0	+ 1,0	+ 24	- 24	40	9,5	8,0
IN74ACT10 (1594ЛА4)	0,1	4,9	- 1,0	+ 1,0	+ 24	- 24	40	10,0	9,5
IN74ACT20 (1594ЛА1)	0,1	4,9	- 1,0	+ 1,0	+ 24	- 24	40	9,0	7,0
IN74HCT30A (5564ЛА2)	0,1	4,9	- 1,0	+ 1,0	+ 4,0	- 4,0	20	44	44
IN74ACT74 (1594ТМ2)	0,1	4,9	- 1,0	+ 1,0	+ 24	- 24	40	13,0	11,5
Примечания Напряжение питания - 5,0 В ± 10%. Диапазон рабочих температур - от -45 до +85°С. Максимальный потребляемый ток Iпот указан для выходного тока = 0 мкА. Уровни выходных напряжений и указаны для выходного тока ? 50 мкА.

4. Разработка и описание принципиальной электрической схемы устройства

Принципиальная электрическая схема устройства состоит из регистра на микросхеме IN74ACT175 (1594ТМ8), триггера и счетчика, построенных на микросхемах IN74HCT74A (5564ТМ2) и IN74HCT163A (5564ИЕ18) соответственно, и четырехразрядного двоичного сумматора, который представлен в виде совокупности логических элементов И-НЕ: IN74ACT00 (1594ЛА3), IN74ACT10 (1594ЛА4), IN74ACT20 (1594ЛА1), IN74HCT30A (5564ЛА2).

Регистр, обозначенный на принципиальной схеме как DD3, служит для ввода слагаемых. Регистр DD4, необходим для хранения результата суммирования.

Триггер DD5 необходим для хранения сигнала переноса, поступающего с выхода сумматора С _n+1.

Счетчик, на схеме обозначенный как DD2, выполняет функцию ввода слагаемых.

Входы синхронизации счетчика, регистра и триггера соединяются. На вход С счетчика DD2 и регистра DD3 необходимо подать сигнал по отрицательному перепаду, а вход С регистра DD4 и триггера DD5 соединим и подадим сигнал по положительному перепаду. В качестве инвертора используем микросхему IN74ACT04 (1594ЛН1), содержащую 6 логических элементов, но в схеме нам нужны только 2 из них.

Для записи числа со входов D на входе R счетчика DD2 должен быть пассивный уровень. На вход R регистра DD4 подадим напряжения высокого уровня, чтобы загрузить информацию от входов D.

На входы а3…а0 подадим четырехразрядное число 1101, а на входы b3…b0 регистра DD3 - 1011. После суммирования на выходах s3 … s0 получим четырехразрядное число 1000.

После суммирования появится перенос, который с выхода сумматора поступает на вход триггера DD5 и записывается по положительному перепаду сигнала синхронизации. Результат суммирования записывается в регистре DD4 также по положительному перепаду сигнала синхронизации.

Принципиальная электрическая схема устройства представлена на листе 2.

На листе 3 приведем перечень элементов, необходимый для построения четырехразрядного двоичного сумматора.



5. Расчет быстродействия и потребляемой мощности

Рассчитаем быстродействие и потребляемую мощность устройства суммирования двоичных чисел. Для расчета быстродействия необходимо определить минимальный период и максимальную частоту тактовых импульсов. Для определения минимального периода необходимо просуммировать среднее время задержки распространения сигнала во всех узлах устройства, которые работают последовательно. Если устройства соединены параллельно, то они сравниваются и выбирается наибольшее время задержки.

Среднее время задержки находится по формуле:

t_{зд.р.ср.=} (6)

где - время задержки распространения сигнала от входа к выходу логического элемента при включении, нс;

- время задержки распространения сигнала от входа к выходу логического элемента при выключении, нс.

Рассчитаем среднее время задержки при загрузке исходных данных. Так как счетчик IN74ACT163 (1594ИЕ18) и регистр IN74ACT175 (1594ТМ8) работают параллельно, то время задержки будет определяться большим значение времени задержки.

Определим среднее время задержки счетчика.

t_{зд.р.ср.} = (9,5+10)/2 = 9,75 нс;

Определим среднее время задержки регистра.

t_{зд.р.ср.} = (9,5+10,5)/2 = 10 нс;

Из расчетов видно, что большее время задержки у регистра (10 нс).

Определим среднее время задержки для инвертора.

t _зд.р.ср = (7,5 + 7)/2 = 7,25 нс;

Рассчитаем среднее время задержки при выводе результатов операции. Так как регистр IN74ACT175 (1594ТМ8) и триггер IN74ACT74 (1594ТМ2) работают параллельно, то время задержки будет определяться большим значение времени задержки.

Определим среднее время задержки регистра.

t _{зд.р.ср.} = (9,5+10,5)/2 = 10 нс;

Определим среднее время задержки триггера.

t _{зд.р.ср.} = (13,0+ 11,5)/2 = 12,25 нс;

Из расчетов видно, что большее время задержки у триггера (12,25 нс).

Определим среднее время задержки четырехразрядного двоичного сумматора.

Для микросхемы 1594ЛА3: = (9,5+8,0)/2 = 8,75 нс;

Для микросхемы 1594ЛА4: = (10,0+9,5)/2 = 9,75 нс;

Для микросхемы 1594ЛА1: = (9,0+7,0)/2 = 8 нс;

Для микросхемы 5564ЛА2: = (44+44)/2 = 44 нс;

Рассчитаем время задержки для суммирования одного разряда:

= 8,75+9,75+8 = 26,5 нс;

Рассчитаем время задержки формирования переноса:

= 9,75+44+44 = 95,75 нс;

Чтобы получить время задержки сумматора, необходимо сложить время задержки для одного разряда, время задержки переноса:

= 26,5+95,75 = 122,25 нс;

Теперь рассчитаем среднее время задержки для всего устройства.

= 10+7,25+122,25+9,75 = 149,25 нс;

Полученное время задержки умножим на коэффициент, равный 1,2 для учета скважности тактовых импульсов.

149,25*1,2 = 179,1 нс;

Частоту тактовых импульсов определим по формуле.

f = 1/ t (7)

f = 1/179,1 = 5,58 МГц;

Для того, чтобы рассчитать среднюю потребляемую мощность необходимо определить потребляемую мощность каждого элемента, а затем просуммировать полученные результаты.

P_{пот. ср.} = U_и.п.* I_пот. , (8)

где U_и.п. - напряжение источника питания и для микросхем логики КМОП U_и.п =5В;

I_пот. - средняя потребляемая мощность, мА.

P_{пот. ср.} (1594ИЕ18) = 8010-⁶*5= 0,4 мВт;

P_{пот. ср.} (1594ТМ8) = 8010-⁶*5= 0,4 мВт;

P_{пот. ср.} (1594ТМ2) = 4010-⁶*5= 0,2 мВт;

P_{пот. ср.} (1594ЛН1) = 4010-⁶*5= 0,2 мВт;

P_{пот. ср.} (1594ЛА3) = 4010-⁶*5= 0,2 мВт;

P_{пот. ср.} (1594ЛА4) = 4010-⁶*5= 0,2 мВт;

P_{пот. ср.} (1594ЛА1) = 4010-⁶*5= 0,2 мВт;

P_{пот. ср.} (5564ЛА2) = 2010-⁶*5= 0,1 мВт;

Рассчитаем общую потребляемую мощность:

P_{пот. ср.общ} = 0,4+2*0,4+0,2+0,2+6*0,2+7*0,2+4*0,2+3*0,1 = 5,3 мВт.



Заключение

В результате выполнения задания курсового проектирования мы разработали двоичный сумматор с ускоренным переносом. Данное устройство имеет счётчик и регистр для ввода суммируемых чисел, регистр для запоминания результата суммирования, триггер для запоминания сигнала переноса в старший разряд и сам четырехразрядный двоичный сумматор.

Устройство четырехразрядный двоичный сумматор является основным блоком операционных устройств, которое используется также для вычитания, умножения и деления.

Устройство управления питается от источника питания с напряжением 5 В. Средняя потребляемая мощность устройства - 5,3 мВт, время задержки устройства - 149,25 нс, а максимальная частота тактовых импульсов - 5,58 МГц.



Литература

1. Микросхемы интегральные. Термины и определения: ГОСТ 17021-88 ЕСКД. - Введ. 1990-01-01. - М.: Изд-во стандартов, 1989.

2. Обозначения буквенно-позиционные в электрических схемах: ГОСТ 2.710-81 ЕСКД. - Введ. 1983-01-01. - М.: Изд-во стандартов, 1982.

3. Обозначения условные графические в электрических схемах. Элементы цифровой техники: ГОСТ 2.743-91 ЕСКД. - Введ. 1993-01-01. - М.: Изд-во стандартов, 1992.

4. Общие требования к текстовым документам: ГОСТ 1.105-95 ЕСКД. - Введ. 1997-01-01. - М.: Изд-во стандартов, 1996.

5. Стандарт предприятия. Курсовое и дипломное проектирование: СТП ВГКС 1.01-2005. - Введ. 2005-01-01. - Минск: ВГКС, 2004. - 107 с.

6. Калабеков, Б.А. Цифровые устройства и микропроцессорные системы: учеб. для техникумов связи / Б.А. Калабеков. - М.: Горячая линия - Телеком, 2002. - 336 с.

7. Лысиков, Б.Г. Цифровая и вычислительная техника: учеб. / Б.Г. Лысиков. - Минск: Экоперспектива, 2002. - 264 с.

8. Угрюмов, Е.П. Цифровая схемотехника: учеб. пособие для вузов. - 2-е изд., перераб. и доп. / Е.П. Угрюмов. - Спб.: БХВ-Петербург, 2005. - 800 с.

9. Цифровые и микропроцессорные устройства: Лабораторный практикум для студентов специальностей 2-45 01 03 - Сети телекоммуникаций, 2_45 01 02 - Системы радиосвязи, радиовещания и телевидения. В 4 ч. / сост. В.И. Богородов. - Минск: ВГКС, 2009. - Ч. 1 - 84 с; Ч. 2 - 63 с.

10. Цифровые интегральные микросхемы: справочник, 2-е изд., перераб. и доп. / М.И. Богданович [и др.]. - Мн.: Беларусь, Полымя, 1996. - 605 с.

11. НИКТРУП «Белмикросистемы» [Электронный ресурс]. - 2005. - Режим доступа: http://www.bms.by.

12. ЦИФРОВЫЕ И МИКРОПРОЦЕССОРНЫЕ УСТРОЙСТВА: Методические указания по выполнению курсового проекта для студентов специальностей 2-45 01 03 - Сети телекоммуникаций, 2-45 01 02 - Системы радиосвязи, радиовещания и телевидения. Сост. В.И. Богородов. - Минск: ВГКС, 2014.

Размещено на Allbest.ru