Основные устройства вычислительной техники и базовые элементы для построения схем

Размещено на http://www.allbest.ru/

Лекция 1. Вводная часть

Предмет курса. Изучение основных устройств вычислительной техники, базовых элементов для построения схем, способов математического описания и физических основ их построения.

Различают аналоговые и цифровые схемы. В вычислительной технике используются, в основном, цифровые схемы. Назначение любой схемы - передача или преобразование сигнала. Основные характеристики сигнала: амплитуда, частота и фаза. Для цифрового сигнала в качестве параметров рассматриваются только частота и фаза, т.к. сигнал имеет два уровня - логическая 1 и логический 0. Таким образом, математический аппарат описания цифровых устройств - алгебра логики, а физическая основа их построения p-n переход.

В современных условиях любые устройства строятся на основе больших интегральных схем (БИС). Такие схемы могут иметь установленные изготовителем внутренние связи узлов и элементов, функционирующие по записанным программным кодам (микропроцессоры или микроконтроллеры), а также это могут быть схемы-болванки, где связи прописываются пользователем под конструируемую им схему. Такие БИС носят название программируемые логические интегральные схемы (ПЛИС).

Как было отмечено ранее, все схемы обрабатывают сигналы, представляющие информацию. При этом информацию можно хранить, передавать по направлениям, или преобразовывать. Хранение информации возможно в схемах, содержащих в своей структуре перекрестные обратные связи. Все цифровые устройства разделяются на два основных типа: комбинационные цифровые устройства (КЦУ) и конечные автоматы ( или последовательностные цифровые устройства). КЦУ не содержат в своей структуре обратных связей, поэтому в каждый момент времени состояние выходов таких устройств зависит только от поданной на входы комбинации. Конечные автоматы содержат в своей структуре обратные связи, таким образом, в каждый момент времени состояние выходов таких устройств зависит не только от входных воздействий, но и от состояний выходов в предыдущий момент времени.

КЦУ могут быть кодопреобразующие и коммутационные. Кодопреобразующие КЦУ имеют входы только одного типа. В каждый момент времени состояние выходов устройства зависит только от входной комбинации. КЦУ данного типа это все виды кодопреобразователей, сумматоры, шифраторы и дешифраторы. Коммутационные КЦУ имеют два типа входов: адресные входы и входы данных. От состояния адресных входов зависит, которая из линий данных будет соединяться с единственной возможной. Устройство с единственным выходом данных и множеством входов называется мультиплексор, устройство с единственным входом данных и множеством выходов называется демультиплексор.

Конечные автоматы служат для хранения информации или ее преобразования с учетом предыдущего состояния. Простейшая ячейка для хранения информации - триггер. Устройства, построенные на основе триггеров: регистры, счетчики, пересчетные схемы, накопители триггерного типа.

Синтез любого цифрового устройства производится согласно техническому заданию путем записи таблицы функционирования и, если это необходимо, составления по таблице системы логических уравнений в канонической форме.

КЦУ

Сумматор

Сумматор - комбинационное цифровое устройство, предназначенное для получения арифметической суммы двух чисел, представленных в двоичном коде.

Для примера рассмотрим сумму чисел 7 + 5. Суммируем поразрядно.



Замечаем, что все разрядные сумматоры, кроме нулевого разряда, имеют дополнительный вход переноса.

Итак, для реализации N-рядного сумматора необходим один модуль полусумматора, реализующий 0-й разряд (2 входа и 2 выхода), и N-1 модуль

полного одноразрядного сумматора (3 входа и 2 выхода).

Запишем таблицу функционирования для модуля i-го разряда

CRi	Ai	Bi	Si	CRPi
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

Теперь запишем уравнения для выходов Si и CRPi, отмечая инверсные значения буквой n.

Si=nCRi & (nAi & Bi \/ Ai & nBi) \/ CRi & (nAi & nBi \/ Ai & Bi) =nCRi & (Ai xor Bi) \/ CRi & (Ai xnor Bi) = CRi xor (Ai xor Bi);

CRPi=nCRi & Ai & Bi \/ CRi & (Ai xor Bi) \/ CRi & Ai & Bi = Ai & Bi \/ CRi & (Ai xor Bi);

Лекция 2. КЦУ. Дешифратор

Дешифратор является одним из основных элементов вычислительных схем. Его входы подключаются к адресной шине обслуживаемого дешифратором блока, а на выходах формируются сигналы управления, позволяющие активировать в каждый момент времени один из элементов блока.

Таким образом, дешифратор позволяет в каждый момент времени преобразовывать полноразрядный двоичный код на N входах в унитарный двоичный код на M выходах. ( Активен только тот выход, адрес которого в данный момент указан на адресных входах). Соотношения

M=2^N

для полного дешифратора и

M<2^N

для неполного дешифратора.

В качестве примера рассмотрим дешифратор на 3 адресных входа (лаб. работа 1). Запишем таблицу функционирования

A2	A1	A0	Y7	Y6	Y5	Y4	Y3	Y2	Y1	Y0
0	0	0	0	0	0	0	0	0	0	1
0	0	1	0	0	0	0	0	0	1	0
0	1	0	0	0	0	0	0	1	0	0
0	1	1	0	0	0	0	1	0	0	0
1	0	0	0	0	0	1	0	0	0	0
1	0	1	0	0	1	0	0	0	0	0
1	1	0	0	1	0	0	0	0	0	0
1	1	1	1	0	0	0	0	0	0	0

Система уравнений будет выглядеть следующим образом:

Y0 = nA0 & nA1 & nA2;

Y1 = A0 & nA1 & nA2;

Y2 = nA0 & A1 & nA2;

Y3 = A0 & A1 & nA2;

Y4 = nA0 & nA1 & A2;

Y5 = A0 & nA1 & A2;

Y6 = nA0 & A1 & A2;

Y7 = A0 & A1 & A2;

Шифратор.

Шифратор, это устройство, определяющее адрес направления, по которому поступил запрос. В каждый момент времени в таком устройстве активный сигнал может быть только на одном входе. В противном случае состояние выходов не определено. Для шифратора с количеством входов направлений N и количеством адресных выходов M соотношение

M = log₂N

Пример для шифратора на 4 входа (лаб. Работа 1)

Таблица функционирования

X3	X2	X1	X0	A1	A0
0	0	0	1	0	0
0	0	1	0	0	1
0	1	0	0	1	0
1	0	0	0	1	1

Система уравнений:

A0 = nX3 & nX2 & X1 & nX0 \/ X3 & nX2 & nX1 & nX0;

A1 = nX3 & X2 & nX1 & nX0 \/ X3 & nX2 & nX1 & nX0;

КЦУ коммутационного типа. Мультиплексор.

Мультиплексор - это устройство, коммутирующее на единственный выход тот из входов данных, адрес которого указан на адресных входах.

Для n адресных входов и m входов данных соотношение m=2ⁿ (m<2ⁿ ).

Таблица функционирования для 2-х адресных входов

A1	A0	Di3	Di2	Di1	Di0	Do
0	0	-	-	-	0/1	0/1
0	1	-	-	0/1	-	0/1
1	0	-	0/1	-	-	0/1
1	1	0/1	-	-	-	0/1

Функция выхода:

Do = nA1 & nA0 & Di0 \/ nA1 & A0 & Di1 \/ A1 & nA0 & Di2 \/ A1 & A0 & Di3;

Демультиплексор.

Демультиплексор - это устройство, коммутирующее единственный вход данных с тем из выходов данных, адрес которого указан на адресных входах.

Соотношение между m и n аналогично соотношению для мультиплексора.



Таблица функционирования демультиплексора на 3 адресных входа (лаб. работа 2)

A2	A1	A0	Di	Do7	Do6	Do5	Do4	Do3	Do2	Do1	Do0
0	0	0	0/1	-	-	-	-	-	-	-	0/1
0	0	1	0/1	-	-	-	-	-	-	0/1	-
0	1	0	0/1	-	-	-	-	-	0/1	-	-
0	1	1	0/1	-	-	-	-	0/1	-	-	-
1	0	0	0/1	-	-	-	0/1	-	-	-	-
1	0	1	0/1	-	-	0/1	-	-	-	-	-
1	1	0	0/1	-	0/1	-	-	-	-	-	-
1	1	1	0/1	0/1	-	-	-	-	-	-	-

При этом система выходных функций выглядит следующим образом:

Do0 = nA2 & nA1 & nA0 & Di;

Do1 = nA2 & nA1 & A0 & Di;

Do2 = nA2 & A1 & nA0 & Di;

Do3 = nA2 & A1 & A0 & Di;

Do4 = A2 & nA1 & nA0 & Di;

Do5 = A2 & nA1 & A0 & Di;

Do6 = A2 & A1 & nA0 & Di;

Do7 = A2 & A1 & A0 & Di;

Универсальный коммутатор. Устройство, связывающее единственный регистр с одним из нескольких, имеющих адреса. Может функционировать как мультиплексор или как демультиплексор в зависимости от ситуации. Адресные входы включены в дешифратор, управляющий ключами направлений.

Лекция 3. Конечные автоматы

Определение (лекция 1).

Простейшим конечным автоматом является триггер. Триггер - устройство, имеющее 2 устойчивых состояния (уровень 0 и уровень 1). Различают триггеры переключательного типа и триггеры установочного типа. Триггер переключательного типа изменяет свое состояние на противоположное после каждого поступившего на вход импульса. Пример - T-триггер. Этот триггер имеет тактовый вход T и единственный выход Q.

Триггеры переключательного типа имеют ограниченную область применения. В основном устройства вычислительной техники строятся на основе триггеров установочного типа. Простейшей ячейкой установочного типа является асинхронный RS-триггер. Такой триггер имеет два выхода - прямой и инверсный (устойчивым состоянием триггера всегда считается состояние прямого выхода Q, подтвержденное своей инверсией), и два входа S, Set - вход установки 1 и R, Reset - вход установки 0.

Запишем таблицу функционирования триггера. Управляющим уровнем для такой структуры является 0.

Sn	Rn	Qn-1	Qn	nQn
0	0	0	1	1
0	0	1	1	1
0	1	0	1	0
0	1	1	1	0
1	0	0	0	1
1	0	1	0	1
1	1	0	0	1
1	1	1	1	0

Анализируя таблицу отметим, что при отсутствии управления триггер находится в режиме хранения информации, подача управления на R-вход приводит к установке триггера в 0, подача управления на S-вход к установке 1, подача управления на оба входа одновременно приводит к неопределенности ( на прямом и инверсном выходах уровень 1). Выход из такого состояния в режим хранения не определяется. Поэтому подача управления на оба входа называется запрещенной комбинацией.

Асинхронная RS-ячейка - основа построения всех триггеров установочного типа. К этому типу относятся синхронные D-триггер и JK-триггер.

Триггеры имеют три типа входов: информационные - D (JK), вход синхронизации - C и установочные асинхронные входы S и R. По информационным входам в триггер поступает информация, которая записывается в момент прихода фронта синхроимпульса (динамический синхровход) и сохраняется в триггере до следующего момента записи). По установочным входам триггер устанавливается в предписанное входом состояние независимо от состояния синхровхода и информации. На время действия установочного сигнала синхровход блокируется. В качестве примера рассмотрим схему D-триггера. Эта схема называется схемой 3-х триггеров. Действительно, триггер, образованный элементами 1 и 2, позволяет записать 0 в момент прихода синхроимпульса и удерживать его до следующей записи, триггер, образованный элементами 3 и 4, позволяет записать и удерживать 1, триггер на элементах 5 и 6 - основная ячейка. Из схемы очевидно функционирование управляющих входов.

В JK-триггере информационные входы функционируют согласно следующей таблице (рассматривается в момент прихода синхроимпульса).

Jn	Kn	Qn
0	0	Qn-1
1	0	1
0	1	0
1	1	nQn-1

Активный уровень на информационных входах - 1. Вход J (Jump) -вход установки 1, вход K (Kill) - вход установки 0. Если оба входа неактивны -режим хранения, оба входа активны - состояние обратное предыдущему (режим T- триггера).

Лекция 4. Счетчики

Счетчики - конечные автоматы, каждое последующее состояние которых на 1 отличается от предыдущего.

Счетчики могут классифицироваться по порядку счета (суммирующие, вычитающие и реверсивные), по способу подачи синхроимпульса (асинхронные и синхронные) и по количеству состояний в цикле счета (двоичные -

K = 2ⁿ

и недвоичные -

K < 2ⁿ,

где n - количество разрядных триггеров).

В асинхронных счетчиках порядок счета определяется связями между выходами разрядных триггеров и входами синхронизации. Связь с прямого выхода - вычитающий счетчик, с инверсного - суммирующий.

Счетчики удобнее строить на основе JK-триггеров. Нетрудно убедиться в том, что асинхронные счетчики имеют большую задержку установки состояния, так как задержка счетчика накапливается из задержек триггеров. По этой причине используются, в основном, синхронные счетчики. В таких счетчиках порядок счета устанавливается связями между выходами триггеров и их информационными входами.

В суммирующем счетчике, где изменение каждого последующего разряда возможно лишь при установке предыдущих в 1, уравнение связей записывается как

JK_i = Q₀ & Q₁&…& Q_i-1 ;

Для вычитающего счетчика, где разряды должны устанавливаться в 0, эта связь будет записываться как

JK_i = nQ₀ & nQ₁&…& nQ_i-1 ;

В реверсивном счетчике, где вводится дополнительный сигнал - реверс (REV), позволяющий производить вычитание при значении REV=1, уравнение связи выглядит следующим образом:

JK_i =( Q₀ xor REV) & (Q₁ xor REV) &…&( Q_i-1 xor REV);

Очевидно, что сигнал REV позволяет переключать связи, определяющие порядок счета.

Недвоичный счетчик легко получить из двоичного, используя установочные входы разрядных триггеров. Так, например, если необходимо построить суммирующий счетчик, имеющий состояния от 1 до 5, то его можно получить из 3- разрядного двоичного суммирующего счетчика с начальной установкой в 1 (по входам S0, R1, R2), которая производится сигналом, формируемым из состояния, следующего за конечным (6).

Более сложен синтез конечных автоматов с произвольной сменой состояний. Существуют два типа таких автоматов: автомат Мура и автомат Мили. В первом случае переход в следующее состояние зависит только от предыдущего, а во втором появляются также сигналы внешних воздействий.

В любом случае для синтеза необходимо определить уравнения связей информационных входов с выходами разрядных триггеров. Для этого по имеющейся в задании таблице переключений строится таблица воздействий, с помощью которой возможна запись уравнений связей.

Регистры.

Регистры - конечные автоматы, служащие для сдвига информации (последовательные регистры) и для хранения информации (параллельные регистры).

Последовательный регистр имеет вход данных и один выход данных.

конечный автомат микропроцессорный система

Параллельный регистр имеет количество входов и выходов данных, обеспечивающих разрядность подключенной шины.

Регистр, входы и выходы которого всегда подключены к шинам, называется регистр-защелка. Регистр, входы и выходы которого подключаются к шине по управляющему сигналу - буферный регистр.

Запись производится при поступлении фронта синхросигнала. C! - управление буфером записи. C2 - управление буфером считывания.

По способу записи-считывания различают также последовательно-параллельный и параллельно-последовательный регистры.

Лекция 5. Устройства памяти

Внутренняя память микропроцессорной системы по способу доступа к ячейкам накопителя делится на 3 типа: адресная память, память с последовательным доступом и ассоциативная память.

В адресной памяти доступ к любой ячейке накопителя возможен по любому выставленному на шине адресу, независимо от предыдущего обращения.

В памяти с последовательным доступом порядок обращения к ячейкам задается счетчиком адресов, который невозможно переустановить в процессе работы с памятью. Таким образом, адрес обращения к каждой последующей ячейке отличается от предыдущего всегда на определенную величину.

В ассоциативной памяти ячейка накопителя имеет два адреса: первый - сохраненное значение адреса основной памяти, откуда копировалась информация, второй - адрес внутри организованного дополнительного пространства памяти. Обращение по второму адресу происходит только при совпадении адреса происходящего обращения и первого адреса.

Пример ассоциативной памяти CACH-память. Данная структура в настоящем курсе не рассматривается.

Примеры памяти с последовательным доступом: память FIFO(first input, first output) и память LIFO(last input, first output), или stack.

Структура n-разрядного стека глубиной k. Вершина стека - RG0.

Примеры адресной памяти: постоянные запоминающие устройства ROM и оперативные запоминающие устройства RAM.

Постоянные запоминающие устройства, имеющие диодные накопители, могут программироваться однократно ( ROM, PROM ). Постоянные запоминающие устройства, матрицы накопителей которых построены на полевых транзисторах, возможно многократно перепрограммировать. Это могут быть схемы с ультрафиолетовым стиранием информации (EPROM), или с электрическим стиранием (EEPROM). В матрице накопителя постоянного запоминающего устройства строки подключены к выходам дешифратора адреса, а столбцы - к шине данных.

Оперативные запоминающие устройства делятся на 2 класса по структуре матриц накопителя. Это динамические ОЗУ (DRAM), имеющие ячейки накопителя емкостного типа, и статические ОЗУ (SRAM), в которых накопители строятся на основе триггерных ячеек.

Если рассматривать матрицу накопителя, имеющую 2ⁿ ячеек, то в SRAM имеется n адресных входов, распределенных на дешифраторы строки и столбца, вход CS (chip select), позволяющий подключить именно данный кристалл к шине и входы управления буферами записи и считывания. В DRAM адресные входы подключаются к шине через мультиплексоры, выделяющие адреса строки и столбца. K=n/2. Вход RAS активен, когда подается адрес строки (строб строки), вход CAS активен после подачи адреса столбца (строб столбца).

Лекция 6. Программируемые логические интегральные схемы (ПЛИС)

Как уже отмечалось ранее, существует тип кристалла, в котором все связи могут быть запрограммированы пользователем. Рассмотрим структуры таких кристаллов. Структура любого кристалла базируется на p-n переходе, но, соответственно возможностям описания цифрового устройства, эти переходы могут группироваться для построения матриц логических элементов (И - ИЛИ), или же для построения матриц простейших таблиц функционирования. Таким образом, ПЛИС делятся на два различных класса. Конструктивно ПЛИС состоит из внешней части, содержащей буферные и различные адаптирующие элементы, и внутренней части, состоящей из логических блоков, системы межсоединений этих блоков и элементов памяти конфигурации. Рассмотрим структуру внутренней части для каждого из классов ПЛИС.

ПЛИС семейства CPLD.

Первый класс, CPLD, имеет структуру логического блока, представленную устройством ПМЛ (программируемой матричной логики) с параметрами для кристаллов фирмы Altera 36x80x16. Т.е. блок содержит 36 входов, 80 термов (элементов И) и 16 выходов (элементов ИЛИ).



Матрица ИЛИ для ПМЛ связана, поэтому логический блок состоит из 16 макроячеек, в каждой из которых в элемент ИЛИ возможно подключение 5 термов. Для увеличения количества термов, включаемых в ИЛИ, в структуре блока содержится параллельный логический расширитель, для расширения состава терма служит разделяемый логический расширитель, подключающий инверсный выход 5 терма каждой макроячейки для доступа всем термам своего логического блока. Для сохранения информации предыдущего такта в состав макроячейки входит триггер.



Система межсоединений CPLD представлена программируемой матрицей соединений, позволяющей соединить любую макроячейку с кристалла с другой, в котором из логических блоков она бы ни находилась. Такая структура строится по принципу программируемой логической матрицы (ПЛМ), матрица ИЛИ в которой полнодоступна. Система межсоединений, построенная на основе гибкой логики, позволяет предсказать задержки в схеме.

Память конфигурации CPLD распределенная, построена на базе EEPROM. Это позволяет сохранять конфигурацию схемы в кристалле при выключенном питании.

Функцию, программируемую в кристалле CPLD, желательно описывать с помощью системы логических уравнений в канонической форме с минимизацией. При программировании использовать неразветвленные алгоритмы.

Как следует из вышеизложенного, в кристаллах рассмотренного класса возможно построение схем невысокой степени сложности (КЦУ, конечные автоматы). Единственным преимуществом таких кристаллов является их энергонезависимость.

Для нужд современной цифровой техники используются кристаллы класса FPGA. Архитектура таких кристаллов получила широкое развитие.

Лекция 7. ПЛИС семейства FPGA

Основа архитектуры кристалла представленного класса - матрица логических блоков, соединяемых посредством выделенных линий (каналов).

Логический блок строится на основе небольших блоков запоминающих устройств, LUT (Look-up-tables) на16 ячеек (4 входа). Для коммутаций в структуре блока присутствуют управляемые мультиплексоры, для сохранения состояния предыдущего такта - триггер.

Представленный фрагмент позволяет получить

Основа системы межсоединений - выделенные линии каналов. При такой системе невозможно предсказать путь соединения логических блоков, расположенных на поверхности кристалла, поэтому задержка в таких схемах непредсказуема. Непредсказуемость задержки в схемах, построенных на базе FPGA первых поколений создавала значительные трудности при работе на высоких частотах.

Для устранения подобных недостатков в FPGA последующих поколений (2, 3) стали вводить дополнительные логические связи - локальную матрицу соединений, позволяющую объединять отдельные ячейки, сформированные на основе LUT, в логический блок. Для компенсации фазовых сдвигов в структуру кристалла вошли блоки DLL (Delay locked loop), построенные на основе линий задержек. Логические блоки объединялись с помощью глобальной матрицы соединений канальной структуры.

В FPGA 4 и 5 поколений архитектура основана на матрице мегаблоков, включающих в себя некоторое количество конфигурируемых логических блоков, объединенных посредством локальной матрицы соединений. Элементами такой матрицы служат правые части каждого логического блока, представленные простой логикой. Левую часть представляют LUT. Каждый мегаблок обслуживает DCM (Digital clock manager), позволяющий не только компенсировать задержки на глобальной матрице, но и изменять частоту и фазу сигнала. Кроме того, мегаблок содержит блок умножителя и встроенный блок памяти.

Память конфигурации FPGA строится на основе триггерных ячеек (SRAM) и представлена как распределенной (отдельные ячейки, обслуживающие точки связи на каналах)

так и выделенной памятью (LUT, встроенные блоки памяти). Встроенные блоки памяти переконфигурируемые по длине ячейки, в основном, двухбуферные небольшой общей емкости (от 2К в начальных вариантах, в дальнейших - не менее 4К).

Память конфигурации на ячейках SRAM не позволяет сохранять конфигурацию схемы в кристалле при отключенном питании. Для восстановления конфигурации на плате к схеме присоединяют конфигурационную FLASH, где коды сохраняются при выключенном питании.

Программирование под FPGA всегда следует производить с использованием разветвленных алгоритмов, т.к. в таблицах все ячейки должны быть заполнены.

Лекция 8. Протокол JTAG

Полученный в результате компиляции ассемблерный код передается от компьютера в кристалл по протоколу JTAG.

Протокол JTAG создавался для тестирования, так как с ростом степени интеграции БИС, плотности монтажа и появлением многослойных печатных плат, методы диагностики, основанные на подключении к контрольным точкам платы и выводам микосхем, становились все более сложными в использовании и неэффективными. Программирование явилось частным случаем тестирования схемы внутри кристалла. Приведем краткую справку об используемом протоколе.

В начале 1985 года объединенными усилиями нескольких европейских компаний была создана группа для разработки решения проблем тестирования интегральных схем, цифровых устройств и систем. Эта группа получила имя: Joint European Test Action Group (JETAG). Позднее, в 1988 году к ней присоединились представители североамериканских компаний, и название было изменено на Joint Test Action Group (JTAG).

Результатом работы этой группы явился принятый в 1990 году стандарт IEEE Std.1149.1 и его усовершенствованная версия: стандарт IEEE Std.1149.1a (1993).

Cтандарт JTAG определяет:

- интерфейс, через который осуществляется обмен тестовыми инструкциями и данными между ведущим устройством и встроенными средствами тестирования (TAP - Test Access Port);

- минимальный набор средств тестирования, встраиваемых в БИС (средства поддержки метода граничного сканирования). В основу стандарта положена идея внедрения в компоненты цифрового устройства средств, обеспечивающих унифицированный подход к решению следующих задач:

тестирование связей между интегральными схемами после того, как они были смонтированы на печатной плате или другой основе;

наблюдение за работой компонент без вмешательства в их нормальную работу, или непосредственное управление одним или более компонентом;

обеспечение стандартизованного доступа к произвольным средствам самотестирования, встраиваемым в БИС.

Тестируемая плата с расположенными на ней БИС подключается через последовательный канал передачи данных (JTAG интерфейс) к некоторому ведущему устройству. Ведущее устройство, используя возможности, предоставляемые JTAG, решает задачи связанные с диагностикой тестируемого устройства, локализации неисправностей, загрузкой конфигураций PLD и т. п.

Как правило, ведущим устройством является персональный компьютер, оснащенный соответствующим программным обеспечением. Подключение к ведомому устройству осуществляется через параллельный или последовательный порт, или через плату расширения.

TAP требует 4-х внешних контактов:

- TDI (Test Data Input) - контакт для получения последовательных данных. На этот контакт последовательно, бит за битом подаются данные, которые затем интерпретируются схемой управления;

- TDO (Test Data Output) - контакт вывода последовательных данных. С этого контакта ведущее устройство последовательно считывает данные из БИС (например, результат тестовых операций);

- TCK (Test Clock Input) - контакт сигнала синхронизации обмена;

- TMS (Test Mode Select) - этот контакт управляет состоянием внутреннего автомата TAP. В частности, с помощью этого контакта определяется, что загружается: команда или данные, а также определяется начало и конец загрузки;

- TRST (Test ReSeT) - сброс в начальное состояние контроллера внутреннего автомата TAP (контакт не является обязательным для реализации).

Рис. П1.2. Структура ТАР

В процессе обмена информацией через TAP ведущее устройство воспринимает БИС как сдвиговый регистр, при этом

- TDI - вход сдвигового регистра;

- TDO - выход сдвигового регистра;

- TCK - сигнал сдвига;

В зависимости от состояния автомата TAP-контроллера в канал может быть включен либо регистр данных, либо регистр команды.

Регистр команды в JTAG-контроллере всегда один.

Регистров данных в JTAG-контроллере может быть сколько угодно. Какой именно регистр данных будет выбран для подключения, как правило, определяется загруженной командой.

TAP-контроллер имеет граф из 16 состояний. Переход из одного состояния в другое зависит от сигнала TMS.

Регистр данных - сдвигающий регистр, состоящий из цепочки ячеек граничного сканирования - BSC (boundary scan cell).Такой регистр называется регистром граничного сканирования (Boundary Scan Register).

Вариант схемы отдельной ячейки

Можно выделить несколько режимов в работе ячейки:

- режим сдвига, когда в триггере Т1 по сигналу «захват» сохраняется состояние аналогичного триггера предыдущей ячейки. В этом режиме ведущее устройство последовательно выдвигает текущее состояние ячеек и вдвигает новое;

- режим наблюдения («Sample»). В этом режиме по импульсу текущее состояние вывода фиксируется в триггере и может быть потом считано ведущим устройством. При этом в процессе обмена данные, получаемые от ведущего устройства, фиксируются в триггере. При необходимости, в режиме тестирования (EXTEST) эти данные могут быть выведены на внешний вывод;

- режим тестирования ( EXTEST, - Executing Test ). В этом режиме на выход подается логическое значение, которое находится в триггере T2.

Архитектура кристалла, поддерживающая метод граничного сканирования

Каждая ячейка граничного сканирования располагается во внешней части кристалла между контактной площадкой и внутренней частью.

Возможны следующие режимы работы:

- загрузка программ или чтение внутрисистемных ЗУ. В этом случае отключается контактная площадка, и вся информация поступает из BSC во внутреннюю часть кристалла или из кристалла в BSC;

- тестирование соединений БИС в плате или нескольких БИС между собой. Отключена внутренняя часть, остается соединение BSC с контактной площадкой;

- тестирование штатной работы. Все соединения сохраняются. Вся цепочка связей передается программе-обработчику.

Цифро-аналоговое и аналого-цифровое преобразование (ЦАП и АЦП)

Цифро-аналоговые преобразователи (ЦАП) служат для преобразования информации из цифровой формы в аналоговый сигнал - суммирование токов и напряжений. ЦАП широко применяется в различных устройствах автоматики для связи цифровых ЭВМ с аналоговыми элементами и системами.

Принцип работы ЦАП состоит в суммировании аналоговых сигналов, пропорциональных весам разрядов входного цифрового кода, с коэффициентами, равными нулю или единице в зависимости от значения соответствующего разряда кода.

ЦАП преобразует цифровой двоичный код Q₄Q₃Q₂Q₁ в аналоговую величину, обычно напряжение U_вых.. Каждый разряд двоичного кода имеет определенный вес i-го разряда вдвое больше, чем вес (i-1)-го. Работу ЦАП можно описать следующей формулой:

U_вых=e*(Q₁ 1+Q₂*2+Q₃*4+Q₄*8+…), (1)

где e - напряжение, соответствующее весу младшего разряда, Q_i - значение i -го разряда двоичного кода (0 или 1).

Например, числу 1001 соответствует

U_вых=у*(1*1+0*2+0*4+1*8)=9*e,

а числу 1100

U_вых=e*(0*1+0*2+1*4+1*8)=12*e.

Аналогово-цифровые преобразователи. В информационных и управляющих системах часть (или вся) информация от датчиков бывает представлена в аналоговой форме. Для ее ввода в цифровые ЭВМ и цифровое управляющее устройство широко применяются аналогово-цифровые преобразователи (АЦП). В большинстве случаев АЦП выполняют преобразование входного напряжения или тока в двоичный цифровой код.

Существуют различные типы АЦП. Мы остановимся лишь на тех типах, которые получили в настоящее время наибольшее распространение.

АЦП последовательного приближения (АЦППП).

Структурная схема АЦППП

Схема работает следующим образом. Входной аналоговый сигнал Uвх перед началом преобразования запоминается схемой выборки - хранения ВХ, что необходимо, так как в процессе преобразования необходимо изменение аналогового сигнала. Далее по команде “Пуск” с помощью сдвигового регистра последовательно во времени каждый триггер Ti, начиная со старшего разряда, переводит в положение 1 соответствующий разряд ЦАП. Напряжение U1 (или ток) с выхода ЦАП сравнивается с входным аналоговым сигналом с помощью компаратора КП. Если U0 > U1, на выходе компаратора сохраняется низкий уровень и в триггере сохраняется единица, при U0 < U1 срабатывает компаратор и переводит триггер в положение 0. После окончания цикла на выходах триггеров получается двоичный код, соответствующий (при идеальных элементах) U0 с точностью до половины младшего разряда.

Погрешность АЦППП определяется неточностью ЦАП, зоной нечувствительности и смещением нуля компаратора, а также погрешностью схемы выборки - хранения.

Поскольку в такой схеме ошибка в каком - либо разряде в дальнейшем не корректируется, необходимо, чтобы время на “взвешивание” каждого разряда было достаточно для затухания переходного процесса до уровня, соответствующего половине младшего разряда, и чтобы при разбалансе U1 - U0 на это значение компаратора успел сработать. Общее время преобразования

t_пр=t_вх+n(t_з,к+t_у+t_ц)+t_cб,

где tвх - время, необходимое для фиксации Uвх схемой ВХ; n - число разрядов; tз,к - время задержки, вносимое компаратором; tу - время установления U1 на входе ЦАП; tц - время задержки цифровых элементов в схеме управления и срабатывания триггера; tсб - время, необходимое для сброса ЦАП в исходное состояние, включая время, необходимое для синхронизации с началом такта.

Наибольшую долю в tпр обычно вносит tу, наибольшая величина которого может быть оценена следующим образом:

tу=(1+n)Т_эln2,

где Tэ - эквивалентная постоянная времени на входе ЦАП. Если на его выходе включен ОУ, который полезен для уменьшения выходного сопротивления и ускорения тем самым переходного процесса, то Tэ» 1/2p fср (fср - частота среза ОУ по контуру обратной свази).

При 12 - разрядном АЦП и использовании быстродействующего ЦАП с tу=100 нс время tпр близко к 1,5 мкс. В большинстве случаев tпр такого преобразователя достигает 10 - 100 мкс.

АЦП параллельного типа (АЦПП). Существенное уменьшение tпр удается получить в АЦП параллельного типа. Его структурная схема.

Здесь входная аналоговая величина U₀ с выхода схемы ВХ сравнивается с помощью 2ⁿ⁺¹ - 1 компараторов с 2(2ⁿ-1) эталонными уровнями, образованными делителями из резисторов равного сопротивления. При этом срабатывают m младших компараторов, образующих на выходах схем И-НЕ нормальный единичный код, затем который с помощью специального дешифратора ДШ преобразуется в двоичный выходной сигнал.

Погрешность АЦПП определяется неточностью и нестабильностью эталонного напряжения, резистивного делителя и погрешностями компараторов. Значительную роль могут играть входные токи компараторов, если делитель недостаточно низкоомный.

Лекция 9. Микропроцессоры. Структура микропроцессорной системы

Любая микропроцессорная система состоит из трех основных компонентов: собственно микропроцессора, производящего операции над данными, области памяти, где хранятся коды программ работы процессора и обрабатываемые массивы данных, и области устройств ввода-вывода, состоящую из схем, адаптирующих процессорную систему к внешним устройствам. Соединение блоков микропроцессорной системы производится по системной шине (СШ).

Системная шина состоит из трх групп шин:

- шины адреса, на которую процессор выставляет адрес устройства в пространстве памяти или пространстве ввода-вывода, с которым будет поизводиться обмен информацией;

- шины данных, по которой производится обмен информацией;

- шины управления, по которой процессор посылает управляющие сигналы и получает запросы от устройств ввода-вывода.

Шина адреса однонаправлена, информация, следующая по ней, многоразрядна. Шина данных двунаправлена и информация, следующая по ней, также многоразрядна. Шина управления состоит из отдельных проводников, каждый из которых передает определенный сигнал управления. Формировать управляющие сигналы может процессорный блок и блок устройств ввода-вывода (запросы на процессорный блок).

Для полнлценного обмена процессора по шине данных важны три момента: направление обмена (чтение/запись), обьект обмена (память/устройства ввода-вывода) и, наконец, структура информации (данные/код).

Производительность процессора.

Если процессор работает с тактовой частоой F, то время

T=1/F

называется тактом. Время выполнения тестовой задачи можно рассчитать через такт

T x C x I,

где C - количество тактов на инструкцию, а I - количество инструкций на задачу.

Соответственно, чем меньше времени затрачивается на решение тестовой задачи, тем производительность процессора выше. В указанном выше выражении уменьшение T ограничено свойствами структуры, поэтому изменение производительности можно достичь изменением I или C.

Рассмотрим две основные архитектуры процессорного ядра. RISC - процессоры (Reduced Instruction Set Computer) и CISC - процессоры (Complete Instruction Set Computer).

Любой тип процессора выполняет инструкции, непрерывным потоком поступающие из памяти по шине данных. Выполнение инструкции можно разбить на 5 этапов:

1 - выборка кода из памяти по выставленному на адресной шине адресу,

2 - дешифрация кода,

3 - исполнение,

4 - получеие результата,

5 - обратная загрузка результата.

Для ускорения процесса работа производится конвейерным способом, т.е. в каждый момент времени одновременно выполняются разные этапы следующих подряд команд. Рассмотренный выше случай - пятиступенчатый конвейер, но для разных процессоров возможно объединение 4 и 5 или 3, 4 и 5 этапов, в этих случаях мы имеем четырех- или трехступенчатый конвейер.

Для CISC - процессоров характерны сложные многотактовые инструкции, производители этих процессоров старались увеличить производительность засчет уменьшения I. Но это приводило к приостановке конвейера, а, следовательно, снова снижало производительность процессора.

RISC - процессоры выполняют простые однотактовые операции. Они, в отличие от CISC не могут выполнять сложные задачи, зато для них C = 1,а так как операции обмена с пространством памяти в RISC выделены в отдельную группу, конвейер работает практически безостановочно и производительность высока.

Лекция 10. Микропроцессоры

В настоящее время существуют два типа архитектуры микропроцессорных систем - Принстонская, или архитектура фон-Неймана и Гарвардская.

В 1945 г. американский математик Джон фон Нейман сформулировал основные принципы работы современных компьютеров. Им была предложена архитектура, получившая его имя (von Neumann architecture) и предполагающая хранение программ и данных в общей памяти (1946 г.).

Сегодня такая архитектура наиболее характерна для микропроцессоров, ориентированных на использование в компьютерах. Примером могут служить микропроцессоры семейства х86. Эти микропроцессоры относятся к CISC-процессорам.

Архитектура, предполагающая раздельное использование памяти программ и данных, носит название гарвардской (Harvard architecture). Гарвардская архитектура позволяет центральному процессору работать одновременно как с памятью программ, так и с памятью данных, что существенно увеличивает производительность.

Данная архитектура ориентирована на использование RISC-процессоров.

Структура ядра RISC-процессора предполагает наличие большой внутренней памяти, состоящей из регистров общего назначения, не имеющих дополнительных специальных функций.( Исключение составляет регистр нуля, присутствующий во многих модификациях таких процессоров. Этот регистр всегда хранит 0 и на запись не работает.) С помощью команд прямой и обратной загрузки происходит обмен между регистрами общего назначения и памятью данных. При работе команд, использующих АЛУ (арифметико-логическое устройство), операнды поступают только из внутренней памяти ядра, что экономит время обработки. Команды RISC-процессора однотактовые, все КЦУ, участвующие в процессе обработки, как коммутирующие, так и кодопреобразующие образуют цепочки и имеют общую задержку, не превышающую время такта. Команды пересылок между регистрами выполняются как арифметическая операция сложения с 0.

Структура ядра CISC-процессора, напротив, предполагает наличие малого количества регистров общего назначения, к тому же имеющих строго определенные функции. Эти функции обусловлены наличием большого количества указателей и счетчиков, входящих в состав ядра и позволяющих выполнять циклические операции, записанные в одной инструкции. При выполнении операций в АЛУ процессор может пользоваться операндами как хранящимися в регистрах общего назначения, так и в пространстве памяти, выделенном под данные. Таким образом, для написания программ под CISC=процессор используется большее количество адресаций данных, чем при программировании под RISC-процессор. Команды CISC-процессора выполняются за несколько тактов, что позволяет не выстраивать коммутационные КЦУ в цепочку, а использовать один коммутатор и служебный регистр (например, в командах пересылок)

Устройства ввода-вывода. Режимы обмена.

Устройства ввода-вывода позволяют осуществлять обмен информацией между процессорными системами, а также между процессорной системой и внешними устройствами. Простейшей системой ввода-вывода может служить пара однобуферных регистров.

Первый регистр позволяет произвести вывод данных. Команда вывода формирует управляющий сигнал для буфера записи, считывание производится безусловно. Аналогично, второй регистр служит для ввода данных (безусловная запись, считывание по условию, вырабатываемому командой ввода). Представленная модель обмена - безусловный обмен по готовности. При этом предполагается постоянная готовность к обмену внешнего устройства. Однако, в основном осуществляется обмен по готовности с формированием сигнала готовности внешним устройством или обмен по прерываниям.

Готовность с условием требует двухбуферных регистров данных порта (схемы устройства ввода-вывода). Так, для случая, указанного выше, первый регистр должен иметь буфер считывания, а второй - буфер записи, управляемые сигналами готовности от внешнего устройства. Сигналы готовности к обмену внешнего устройства записываются в специальный регистр управления схемы порта. Управление на буфер поступает только в результате счиывания процессором состояния определенного разряда этого регистра.

Обмен по готовности снижает производительность процессорной системы, поэтому, в основном, используется обмен по прерываниям. Прерывание, особым образом построенная операция, приводящая к приостановке основной программы и работе вызванной подпрограммы, по окончанию которой происходит возврат в основную программу. Для осуществления прерываний процессорная система должна иметь ресурс для хранения точек выхода из основной программы и состояния процессора на момент выхода, а также для хранения адресов возможных входов (векторов прерываний) и, собственно, основных подпрограмм.

Прерывания могут быть аппаратными, программными и исключительными ситуациями.

Аппаратные прерывания происходят по запросу внешнего устройства.

Запрос на программное прерывание формируется в коде основной программы.

Исключительные ситуации возникают в процессе компиляции, отладки или аварийного завершения программы.

По возможности принятия запроса на прерываниа процессором прерывания разделяются на маскируемые и немаскируемые. Для запроса на маскируемое прерывание всегда проверяется условие (определеный разряд регистра маски в структуре контроллера прерываний) установленное кодом программы.

Размещено на Allbest.ru