Разработка микропроцессорной информационно-управляющей системы

Размещено на http://www.allbest.ru/

Федеральное агентство железнодорожного транспорта

Омский государственный университет путей сообщения

Кафедра «Автоматика и телемеханика»

Разработка микропроцессорной информационно-управляющей системы

Пояснительная записка к курсовому проекту по дисциплине «Технические средства микропроцессорных систем»

Выполнила: Е.Е. Устименко

Проверил: Н.С. Филипенко

Омск 2011

Задание

Разработать микропроцессорную информационно-управляющую систему на основе любого микропроцессорного комплекта. Микропроцессорная система должна обеспечивать возможность подключения к ней заданного числа внешних устройств параллельного типа и обслуживания запросов на прерывание от каждого из них. Кроме того, микропроцессорная система должна обслуживать не менее четырёх запросов на прямой доступ к памяти.



Исходные данные

Ввод данных в аналоговой форме с выхода емкостного преобразователя. Ввод данных на стрелочный вольтметр с напряжением 0±10 В. Емкость ПЗУ - 45 кБ, емкость статистического ОЗУ - 38 кБ, емкость динамического ОЗУ - 12 кБ. Количество запросов на обслуживание прерываний - 3.



Реферат

Курсовой проект содержит 33 страниц, 3 таблицы, 7 рисунков, 2 приложения, 6 библиографических источников.

Центральный процессор, машинный цикл, прерывание, буфер, оперативная память, внешнее устройство, дешифратор адреса, интерфейс, универсальный приемо-передатчик.

Цель курсового проекта - приобретение навыков проектирования микропроцессорной системы на основе микропроцессорного комплекта КР580, разработать структурную и функциональную схемы МПС (приложения А и Б). Необходимо рассмотреть работу МПС по машинным тактам и циклам во всех режимах. Также приведено обоснование выбора используемых элементов. Произведён расчёт надёжности системы.



Содержание

Введение

1 Структурная схема микропроцессорной системы

2 Функциональная схема микропроцессорной системы

2.1 Работа микропроцессора в основном командном режиме

2.2 Работа микропроцессорной системы в режиме прерывания

2.3 Работа микропроцессорной системы в режиме захвата

2.4 Работа микропроцессорной системы в режиме останова

3 Обоснование выбора логических и функциональных элементов

3.1 Генератор тактовых импульсов

3.2 Центральный процессор

3.3 Системный контроллер

3.4 Шинные формирователи

3.5 Оперативное запоминающее устройство

3.6 Постоянное запоминающее устройство

3.7 Программируемый контроллер прямого доступа к памяти

3.8 Программируемый контроллер прерываний

3.9 Программируемый параллельный интерфейс

3.10 Контроллер динамической памяти

3.11 Блок последовательных интерфейсов

3.12 Дешифратор адреса

3.13 Цифроаналоговый преобразователь

3.14 Аналого-цифровой преобразователь

3.15 Емкостной преобразователь

4 Программирование микросхем на заданные режимы работы

4.1 Программирование микросхемы КР580ВВ51А

4.2 Программирование микросхемы КР580ВВ59А

4.3 Программирование микросхемы КР580ВТ57

4.4 Программирование микросхемы КР580ВН55

4.5 Программирование микросхем К1113ПВ1А и К572ПА1А

Заключение

Библиографический список

Приложение А Структурная схема микропроцессорной системы

Приложение Б Функциональная схема микропроцессорной системы



Введение

При выполнении курсового проекта ставилась задача разработки 8-разрядной микропроцессорной системы с возможностью работы с внешними устройствами, причём тип внешних устройств не оговаривается. Поэтому необходимо разработать многоцелевую и унифицированную систему, способную с помощью программных средств осуществлять обработку информации, полученных с различных видов периферийных устройств.

При проектировании системы за основу был взят микропроцессорный комплект КР580, с центральным процессором КР580ВМ80А. Данная микропроцессорная система используется в микропроцессорной технике с середины 80-х годов, и, не смотря на непрерывно обновляющийся рынок микросхем подобного рода, всё ещё используется. Центральный микропроцессор КР580ВМ80А в процессе эксплуатации зарекомендовал себя надёжным удобным и универсальным устройством. Одним из неудобств, связанным с использованием серии микросхем КР580 является то, что для питания эти микросхемы требуют четыре номинала напряжений: +5В, -5В, +12В и 0В, тогда как в современных системах часто используют меньшее количество номиналов. Кроме того, для синхронизации КР580ВМ80А необходимо два сигнала равной частоты, но сдвинутые один относительно другого на 180?.

Сначала предполагается построение структурной схемы микропроцессорной системы и рассмотрение связей между ее блоками, при этом сначала проектируется ядро системы: подключение генератора тактовых импульсов, буферов системных шин, постоянной и оперативной памяти, а затем подключение периферийных устройств, портов, контроллеров и т.п. Затем с помощью такого же подхода строится функциональная схема, при этом сначала выбираются микросхемы, реализующие функции блоков, рассмотренных в ходе построения структурной схемы, и проводятся рассмотренные в ней межблочные связи.

1 Структурная схема микропроцессорной системы

Структурная схема микропроцессорной системы приведена в приложении А.

Элементы, используемые в микропроцессорной системы: генератор тактовых импульсов (ГТИ), схема сброса (СС), кварцевый резонатор (КР), центральный процессор (ЦП), буфер шины адреса (БША), системный контроллер (СК), блок обработки прерываний (БОП), дешифратору адреса (ДА), контроллером прямого доступа к памяти (КПДП). оперативное запоминающее устройство (ОЗУ), постоянное запоминающее устройство (ПЗУ), блок интерфейсов (БИ), различными внешними устройствами (ВУ), буферный регистр (БР),аналого-цифровой преобразователь (АЦП),цифроаналоговый преобразователь (ЦАП), емкостный преобразователь (ЕП), стрелочный вольтметр (СВ).

ЦП осуществляет управление МПС и обрабатывает данные, поступающие от внешних устройств и находящиеся в оперативной памяти, а также отвечает за выполнение всех арифметических и логических операций над данными. Информация, выдаваемая ЦП на шины адреса (ША) и данных (ШД), может предназначаться большому числу различных устройств, подключенных к этим шинам (ОЗУ, ПЗУ, устройства ввода-вывода и др.)

Выходы А0-А15 ЦП подключаются к БША. Выходы D0-D7, необходимые для обмена данными подключаются к СК. Также ЦП формирует сигналы WR или RD, сигнал активного уровня которых показывает, что в текущем машинном цикле будет осуществляться запись информации на шину данных или чтение информации с шины данных. Сигнал подтверждения захвата HLDA формируется ЦП, когда ЦП использует режим захвата. В этом случае с помощью контроллера прямого доступа к памяти (КПДП) осуществляется прямой доступ внешних устройств к памяти МПС. Для задания режима прямого доступа к памяти на вход HLDА ЦП подается сигнал высокого уровня.

ГТИ используется для синхронизации микропроцессорной системы (МПС). Также он формирует сигналы готовности и сброса системы. С ЦП на ГТИ поступает сигнал синхронизации SYNC, который формируется в первом машинном такте каждого машинного цикла. Он задает начало каждого машинного цикла и обеспечивает синхронную работу ЦП с ГТИ и периферийными устройствами. ГТИ посылает два сигнала С1 и С2 с амплитудой +12, на основе которых формируются машинные такты и циклы, сигнал сброса SR и сигнал готовности внешних устройств RDY. Для синхронизации работы элементов МПС предназначен синхронизирующий сигнал С с амплитудой +5 В. К ГТИ через входы XTAL1 и XTAL2 подключается кварцевый резонатор. СС устанавливает ЦП и все микросхемы МПС в исходное состояние, воздействуя сигналом RESIN на ГТИ. Также от ГТИ на СК подается стробирующий сигнал STB для формирования управляющих сигналов.

СК формирует системные управляющие сигналы записи данных WR, чтения данных RD, запись информации во внешние устройства WRIO, чтение информации с внешних устройств RDIO, управляющий сигнал подтверждения прерывания INTA, которые передаются в шину управления (ШУ). СК используется и как буфер шины данных (ШД). СК управляется сигналами ЦП и КПДП, который при подачи сигнала высокого уровня на вход BUSEN отключает ШД и ШУ от ЦП во время режима захвата.

Для увеличения нагрузочной способности выходных линий адреса А0-А15 ЦП используется БША.

Для активизации именно той микросхемы, к которой происходит обращение, в МПС применяется дешифратор адреса (ДА). Входы дешифратора подключаются к старшим разрядам ША, а выходы - к входу выбора микросхемы CS. Выходной сигнал, активизирующий микросхему, появляется лишь на том выходе дешифратора, номер которого соответствует двоичному числу на его входе.

Для хранения данных и программ используются постоянное (ПЗУ) и оперативное (ОЗУ) запоминающие устройства. ПЗУ осуществляет хранение программ, которые не изменяются в процессе работы МПС, и имеют возможность только считываться (управляющий сигнал RD). ОЗУ предназначена для хранения информации, необходимой в процессе работы МПС. В отличие от ПЗУ, ОЗУ позволяет как считывать, так и записывать данные (управляющие сигналы WR и RD). В МПС присутствует два типа ОЗУ: статическое ОЗУ и динамическое ОЗУ. Для чтения и записи информации память подключается к ША и ШД МПС.

Возможность исключить участие ЦП из процесса обмена между периферийными устройствами и ОЗУ позволяет сократить время обмена обеспечивается контроллером прямого доступа к памяти. В состоянии ожидания КПДП находится от момента окончания программирования до получения сигнала подтверждения запроса захвата HLDA. В состоянии ожидания осуществляется приём сигналов DRQ от ВУ и вырабатывается для ЦП сигнал запроса захвата HRQ. В этом состоянии системные шины находятся под управлением ЦП. После получения от ЦП сигнала HLDA при наличии сигнала запроса DRQ КПДП вырабатывает сигнал подтверждения прямого доступа к памяти DACK и переходит в состояние обслуживания. В этом состоянии системные шины находятся под управлением КПДП посредством отключения ША, ШД и ШУ от ЦП по сигналу АЕ, равного логической единице. Выводы WR, WRIO, RD, RDIO подсоединяются к соответствующим линиям ШУ. Выводы А0-А3 представляют собой входы-выходы, с помощью которых осуществляется программирование микросхемы и адресация к ячейкам памяти, причем при программировании это входы, а в режиме прямого доступа к памяти это выходы, А4-А7 - выходы, на которые выставляются старшие разряды младшего байта адреса. Выводы D0-D7 представляют собой входы-выходы с тремя устойчивыми состояниями, в режиме программирования это входы, по которым подаются команды и данные, в режиме прямого доступа к памяти это выходы, на которые выставляется старший байт адреса ячейки памяти. Так как выводы D0-D7 предназначены и для передачи данных, и для передачи адреса, то используется многорежимный буферный регистр (БР). БР осуществляет связь D0-D7 с ША. Управление процессом передачи старшего байта адреса в ША осуществляется стробирующим сигналом STB.

Для связи с периферийными устройствами работу МПС необходимо прервать на время, необходимое для обмена, и организовать её по программе, обеспечивающей такой обмен, после чего вновь приступить к выполнению рабочей программы с того места, где она была прервана.

Для этой цели используется программируемый контроллер прерываний (ПКП). По сигналу запроса на прерывание IRQ, который вырабатывается внешним устройством, ПКП формирует сигнал логической единицы на выходе INT, который подключен к соответствующему выводу ЦП. Центральный процессор, получив этот сигнал, прекращает выполнение текущей программы и переходит на подпрограмму обработки прерываний. Вход A0 предназначен для адресации внутренних регистров ПКП. Управляющие сигналы записи WR и считывания RD информации подключаются соответственно к выводам WRIO и RDIO СК. Линии D0-D7 подключаются к ШД, сигнал выбора микросхемы CS подключен к дешифратору адреса (ДА) и при подаче на данный вход сигнала логической единицы выводы D0-D7 переходят в высокоимпедансное состояние. Вход INTA - это вход управляющего сигнала подтверждения прерывания. Сигнал логического нуля на данном входе формируется системным контроллером в ответ на сигнал логической единицы, поданный на вход INT ЦП. Данный вход подключен к одноимённой линии ШУ. В процессе функционирования МПС возникает необходимость приёма данных от различных устройств ввода. Принятые данные подвергаются обработке. Полученные в результате обработки данные выводятся из МПС и передаются в различные устройства вывода. Для обеспечения такого обмена данными используется блок интерфейсов (БИ). Данный блок состоит из нескольких микросхем программируемых параллельных интерфейсов (ППИ), предназначеных для ввода-вывода информации в параллельной форме. С помощью ППИ осуществляется обмен данными между ЦП и различными внешними устройствами (ВУ). Подключение БИ к ШД осуществляется по линиям DB0-DB7. Также блок подключается к линиям WRIO и RDIO шины управления для выбора режима приёма или передачи данных. Сигналы запросов прерывания IRQ и запросов прямого доступа к памяти DRQ поступают от внешних устройств при необходимости.

Назначение АЦП - преобразование напряжения аналогового сигнала в цифровую форму для последующего отображения уровня сигнала цифровым индикатором. Прибор рассчитан на совместную работу с жидкокристаллическим четырехразрядным цифровым индикатором. На вход преобразователя подают измеряемое напряжение Uвх. а на выводы - образцовое Uобр. Цикл измерения состоит из трех этапов - интегрирования сигнала, т. е. зарядки интегрирующего конденсатора (ЗИК), разрядки интегрирующего конденсатора (РИК) и автоматической коррекции нуля (АКН). Аналого-цифровой преобразователь (АЦП) при передаче данных имеет трехуровневые выходные каскады, передача данных с которых осуществляется по сигналу “Разрешение выдачи” (РВ). По сигналу “Начало преобразования” (НП) АЦП начинает преобразования мгновенной амплитуды входного аналогового сигнала в

восьмиразрядный код. По окончанию преобразования выдается управляющий сигнал “Конец преобразования” (КП). Сигналы НП, КП и РВ считываются МП из байтового выходного регистра данных. Сигналы Д7 - Д0 имеют правильное значение, если соблюдена последовательность выдачи управляющих сигналов НП, КП и РВ согласно временной диаграмме.

Модуль ЦАП предназначен для преобразования цифрового кода в аналоговое напряжение, имеет 12-битной разрешающей способностью и максимальное быстродействие 1 миллион преобразований в секунду. Высокое быстродействие, наличие двух выходов с выборкой-хранением и возможностью опционального подключения выхода ЦАП к встроенному компаратору или модулю АЦП делает данный модуль отлично применимым для таких целей как стерео аудио выход, генератора высокой частоты, калибратора или компенсатора сигналов.

В качестве выхода ЦАП могут выступать либо один непрерывный выход, либо два отдельных выхода со схемой выборки-хранения. Модулем также поддерживается экономичный режим работы и калибровка коэффициента передачи и смещения.

В основу работы емкостного преобразователя положено изменение его емкости под действием входной измеряемой величины. Изменение емкости преобразователя можно получить, изменяя:1) расстояние между обкладками; 2) площадь электродов, образующих емкость; 3) диэлектрическую проницаемость диэлектрика. Емкостный преобразователь устанавливается на крышке резервуара электродом внутрь объекта. Преобразователь соединяется с электронным блоком коаксиальным кабелем. В электронном блоке емкость преобразователя преобразуется в сигнал постоянного тока, выдаваемый на указатель уровня. В качестве дистанционного указателя уровня используются милливольтметры и автоматические потенциометры, шкалы которых отградуированы в единицах уровня.

Для того чтобы измерить напряжение с такой точностью, нужен либо цифровой вольтметр, или стрелочный с растянутой шкалой, позволяющий контролировать интересующий нас интервал.



2 Функциональная схема микропроцессорной системы

Функциональная схема микропроцессорной системы приведена в приложении Б. микропроцессорный система машинный такт

Генератор тактовых импульсов (DD1) формирует две импульсные последовательности С1 и С2, необходимые для тактирования работы центрального процессора (DD2). Импульсы двух последовательностей не должны перекрываться во времени, должны иметь амплитуду 12 В. Для согласования работы ЦП DD2 с внешними устройствами сигнал RDYIN синхронизируется по фазе С2 на выходе RDY генератора DD1. Адресные выходы ЦП DD2 соединены с входами буфера шины адреса DD3, DD4. Буферизацию шины данных и формирование системных управляющих сигналов осуществляет системный контроллер DD5. Увеличение нагрузочной способности выводов микросхем требует установки шинных формирователей DD16, DD17, DD20, DD24, DD25, DD30. Так как ШД двунаправленная, то для выбора направления передачи данных используется сигнал, снимаемый с вывода DBIN ЦП DD2 через инвертор DD6.1.

Для связи с периферийными устройствами необходимо организовать прерывания в МПС. За это отвечает блок обработки прерываний, реализованный на одном программируемых контроллерах прерываний DD8. Микросхемы принимают запросы на прерывание от 3 внешних устройств. ПКП подключается к ШД, ШУ и младшему разряду ША, который используется для адресации внутренних регистров микросхем. Для подачи запроса на прерывание ведущая микросхема подключается к соответствующему входу центрального процессора. Запрос на подтверждение прерывания поступает от ЦП по ШУ.

В задании на курсовой проект предусмотрена организация обмена информацией в параллельной форме МПС с 3 внешними устройствами. Для этой цели используются программируемые параллельные интерфейсы DD17, DD22, DD24, DD28, DD30. Эти пять микросхем реализуют функции блока параллельных интерфейсов. Одна микросхема предполагает сопряжение с тремя внешними устройствами параллельного типа. Использование 1 микросхемы позволяет подключить 3 ВУ. Для обмена информацией между периферийными устройствами и ОЗУ применяется контроллер прямого доступа к памяти (КПДП) DD20. КПДП подключается совместно с многорежимным буферным регистром DD19, который используется для временного мультиплексирования старшего байта шины адреса и шины данных. Перед режимом прямого доступа к памяти КПДП генерирует сигнал для перехода микросхем DD3, DD4, DD5 в высокоимпедансное состояние. Этим же сигналом через инвертор DD6.2 включается многорежимный буферный регистр DD19. КПДП подключается к ШД, ША и ШУ. Для подачи сигнала запроса прямого доступа к памяти и получения его подтверждения КПДП подключается к соответствующим выводам центрального процессора.

Для хранения данных и программ в МПС используются постоянное (ПЗУ) и оперативное (ОЗУ) запоминающие устройства. Постоянное запоминающее устройство реализовано на микросхеме DD12. Пространство ПЗУ располагается с нулевого адреса, поскольку именно с этого адреса начинает выполнять программу ЦП DD2 после сброса. ПЗУ хранит системное и прикладное программное обеспечение, является энергонезависимым и работает в режимах хранения и считывания информации.

В разработанной МПС используется 2 вида ОЗУ: статическое и динамическое. Статического ОЗУ реализовано на микросхемах DD7, DD9, DD11, DD13, DD15. Каждая микросхема имеет ёмкость 8Kx8, тем самым обеспечивается ёмкость 40Кбайт. ОЗУ хранит переменную информацию - текущие данные, результаты вычислений, является энергозависимым и работает в режиме, как записи, так и чтение информации.

Динамическое ОЗУ представлено микросхемами DD26-DD34. Одна микросхема памяти имеет только один входной и выходной разряд данных, а МПС в своей работе оперирует с байтами, поэтому было принято решение использовать 8 микросхем памяти. Использование в системе динамической памяти требует её постоянной регенерации, для этого в МПС предусмотрен контроллер динамической памяти (КДП) DD22. Адресные выходы OUT0-OUT7 подключены к соответствующим адресным входам микросхем динамической памяти через шинный формирователь с инверсией DD24. Входы микросхем памяти динамического ОЗУ напрямую подключены к ШД, а выходы соединяются с шиной данных через буферный регистр DD23.

Дешифратор DD21 служит для выбора тех микросхем, к которым будет обращаться ЦП DD2. Дешифратор подключается к старшим разрядам ША и осуществляет выбор конкретной микросхемы в зависимости от абсолютного адреса, который выставляет ЦП на ША.

ЦП работает по машинным циклам и машинным тактам. Машинные циклы выполняются по машинным тактам, которые представляет собой период тактовой частоты сигналов на С1 и С2 (если f = 2,0 МГц, то ТС = 500 нс). Машинный цикл - это интервал времени, в течение которого ЦП один раз обращается к блоку памяти или устройству ввода/вывода. Различные команды выполняются за различное число машинных циклов. Количество машинных тактов в машинном цикле определяется кодом выполняемой команды и может составлять от трех до пяти. Машинный такт образует пара сигналов тактового генератора С1, С2, поэтому длительность такта постоянна - период тактового генератора (за исключением такта ожидания TW).

В начале каждого МЦ на линии шины данных D0-D6 выдаётся байт дополнительной управляющей информации (так называемый байт состояния PSW). Наличие на D0-D6 управляющей информации отмечается специальным выходным сигналом SYNC, поступающим на ГТИ (DD1). Байт управляющей информации присутствует на шине данных (ШД) один такт, а использоваться может в течение всего МЦ. Значения байта состояния для различных машинных циклов представлены в таблице 1. Расшифровка значений разрядов байта состояния приведена в таблице 2.

Таблица 1 - Значения байта состояния

Тип машинного цикла	Байт состояния
	D7	D6	D5	D4	D3	D2	D1	D0
Выборка кода операции	1	0	1	0	0	0	1	0
Считывание из памяти	1	0	0	0	0	0	1	0
Запись в память	0	0	0	0	0	0	0	0
Считывание из стека	1	0	0	0	0	1	1	0
Запись в стек	0	0	0	0	0	1	0	0
Ввод	0	1	0	0	0	0	1	0
Вывод	0	0	0	1	0	0	0	0
Прерывание	0	0	1	0	0	0	1	1
Останов	1	0	0	0	1	0	1	0
Прерывание при останове	0	0	1	0	1	0	0	0

Первым МЦ каждой команды является «Выборка кода операции». В этом цикле содержимое счётчика команд выдается на ША по положительному фронту сигнала С2, поступающего от генератора тактовых сигналов DD1, в машинном такте Т1. Эта информация остаётся неизменной до положительного фронта C2 такта, следующего за Т3. Код команды принимается по ШД в регистр команд в такте Т3. Декодирование кода происходит в тактах Т4 и Т5.

Таблица 2 - Значение разрядов байта состояния

Разряд	Обозначение	Активный уровень	Наименование
D0	INTA	1	Подтверждение прерывания: используется для стробирования команды RST в микропроцессор из устройства, запрашивающего прерывание
D1	WR	0	Запись-вывод: уровень лог. 0 показывает, что в данном цикле происходит запись (выдача информации из микропроцессора в оперативную память) или вывод (передача информации из микропроцессора в УВВ); уровень лог. 1 означает, что происходит чтение (прием информации из ОЗУ) или ввод (прием из УВВ)
D2	STACK	1	Свидетельствует о том, что в данном цикле на адресной шине установлено содержимое указателя стека
D3	HLDA	1	Останов - микропроцессор в состоянии останова
D4	OUT	1	Свидетельствует о том, что в данном цикле на адресной шине установлен номер внешнего устройства и осуществляется вывод содержимого аккумулятора на устройство вывода
D5	M1	1	Свидетельствует о том, что в данном цикле микропроцессор принимает первый байт команды
D6	IN	1	Свидетельствует о том, что в данном цикле на адресной шине установлен номер устройства ввода и осуществляется ввод информации из устройства ввода в аккумулятор микропроцессора
D7	MEMR	1	Свидетельствует о том, что в данном цикле производится чтение (прием информации из памяти в микропроцессор)

Рассмотрим работу микропроцессорной системы в различных режимах работы: основной командный режим, режим прерывания, режим захвата, режим останова, режим готовности.

2.1 Работа микропроцессорной системы в основном командном режиме

После включения питания МПС схемой сброса на вход RESIN ГТИ (DD1) подается сигнал логической единицы длительностью не менее 5 машинных тактов. После этого формируется выходной сигнал логической единицы SR ГТИ (DD1), что устанавливает всю микропроцессорную систему в исходное состояние.

В первом машинном такте первого машинного цикла микропроцессор (DD2) выставляет на шину адреса полный шестнадцатиразрядный адрес ячейки памяти, в которой находится первый байт исполняемой команды. Дешифратор (DD21) подает сигнал логического нуля на вход CS микросхемы ПЗУ (DD10, DD12). Адрес, принимается памятью, где начинается процесс чтения байта команды из указанной ячейки. Одновременно с этим ЦП с выходов D0-D7 выставляет на ШД байт состояния процессора, который присутствует на ШД один такт, а использоваться может в течение всего машинного цикла. Байт состояния процессора показывает, какой из десяти машинных циклов будет выполняться. В первом машинном цикле всегда происходит выборка кода операции. В этом же машинном такте ЦП формирует SYNC=1, который поступает на одноименный вход ГТИ (DD1).

Во втором такте первого машинного цикла заканчивается поступление байта состояния и сигнала SYNC. Содержимое программного счетчика инкрементируется для адресации следующего байта команды или следующей команды программы. ЦП (DD2) проверяет уровни сигналов на входах готовности READY. Отсутствие логической единицы, свидетельствует тому, что ЦП переходит в режим ожидания, при этом на выводе WAIT выставляется логическая единица. Происходит это до тех пор, пока не появится сигнал логической единицы на входе READY. Одновременно проверяется запрос на прямой доступ к памяти HLD, проверяет внутренний сигнал подтверждения останова, который принимается равным логической единице в случае, когда выполняется команда HLT. Если внешнее устройство не готово к обмену (присутствует сигнал логического нуля на входе RDY), поступил запрос на прямой доступ к памяти (присутствует сигнал логической единицы на входе HLD) или выполняется команда останова HLT, то обмен данными осуществляться не может. В этом случае ЦП (DD2) переходит в один из режимов - ожидания, захвата или останова соответственно.

В третьем машинном такте первого машинного цикла ЦП (DD2) вводит первый байт команды из ПЗУ (DD10, DD12). В четвертом машинном такте анализируется принятый байт команды и выясняется, нужны ли дополнительные обращения в оперативную память (DD7, DD9, DD11, DD13, DD15). Если такие обращения не требуются (команда однобайтовая и операнды находятся в регистрах микропроцессора), то в этом же такте, либо с использованием дополнительно пятого машинного такта выполняется предусматриваемая командой операция. В конце машинного цикла вновь анализируется сигнал HLD.

В последнем машинном такте последнего машинного цикла анализируется уровень сигнала запроса прерывания INT. Если на входе INT присутствует сигнал логического нуля, то ЦП заканчивает выполнение текущей команды и переходит к выполнению следующей, и так далее.

При исполнении большинства команд в случаях, когда происходят дополнительные обращения к памяти, первый цикл M1 содержит четыре такта, в каждом следующем цикле содержится три такта и происходит одно дополнительное обращение к памяти.

2.2 Работа микропроцессорной системы в режиме прерывания

ЦП (DD2) находится в основном командном режиме. Если на вход IRQ микросхемы (DD8) поступил запрос прерывания от внешнего устройства (сигнал логической единицы), то на выходе INT микросхемы DD8 формируется сигнал логической единицы. Сигнал от ведущего контроллера прерывания поступает на соответствующий вход ЦП (DD2). В последнем такте последнего машинного цикла ЦП (DD2) проверяет сигнал на входе запроса на прерывание INT и в случае, если прерывания разрешены, то ЦП (DD2) по запросу микросхемы контроллера прерываний (DD8) переходит в режим прерывания. Однако если в процессе выполнения программы была выполнена команда DI, о чем свидетельствует сигнал логического нуля на выходе INTE ЦП, то запрос на прерывание микропроцессором будет проигнорирован, и он продолжит свою работу в текущем режиме.

В первом машинном такте первого машинного цикла прерывания ЦП (DD2) формирует байт состояния. Системный контроллер (DD5) защелкивает его в свой внутренний регистр и формирует первый сигнал подтверждения прерывания INTA. После получения сигнала INTA микросхема контроллера прерываний (DD8) выставляет на ШД код команды CALL. В первом машинном цикле ЦП (DD2) расшифровывает код посылаемой команды и по соответствующему адресу переходит к выполнению программы обработки прерывания.

Во втором и третьем машинном цикле SC (DD5) формирует еще два сигнала INTA, которые позволяют ведомой микросхеме контроллера прерываний (DD8) передать на ШД шестнадцатиразрядный адрес подпрограммы обслуживания прерываний. Причем сначала по второму сигналу INTA передается младший байт адреса, а затем по третьему сигналу INTA передается старший байт.

В процессе выполнения команды CALL в стек записывается текущее значение программного счётчика, а в программный счётчик записывается принятый от контроллера прерываний DD8 адрес подпрограммы. При необходимости запоминается содержимое внутренних регистров. Далее ЦП переходит на подпрограмму обработки прерывания. После окончания выполнения подпрограммы обслуживания прерывания сохранённый адрес из стека записывается в программный счётчик, тем самым производится возврат к выполнению прерванной программы.

2.3 Работа микропроцессорной системы в режиме прямого доступа к памяти

ЦП (DD2 ) находится в основном командном режиме. КПДП (DD20) формирует сигнал логической единицы на выходе HRQ, который далее подается на вход HLD ЦП (DD2). Запрос на прямой доступ к памяти какого-либо внешнего устройства, выражается в подаче сигнала логической единицы на один из входов DRQ контроллера прямого доступа к памяти (DD20).

Во втором такте машинного цикла проверяется сигнал HLD. Если получен сигнал логической единицы, то ЦП (DD2) переходит в режим захвата, для передачи управление ШД и ША контроллеру прямого доступа к памяти (DD20). ЦП (DD2) также формирует сигнал логической единицы на выходе HLDA (разрешение на прямой доступ к памяти). При выполнении циклов чтения или ввода процессор подтверждает захват в начале такта Т3 по окончании чтения. В циклах записи и вывода это осуществляется в такте, следующем за Т3, по окончании записи.

Сигнал логической единицы с выхода HLDA поступает на контроллер прямого доступа к памяти (DD20). После этого контроллер прямого доступа к памяти (DD20) выставляет сигнал логической единицы на выход АЕ, который поступает на входы ОЕ буфера шины адреса (DD3, DD3) и на вход BUSEN системного контроллера (DD5). Таким образом, БША (DD3, DD4) и SC (DD5) переходят в высокоимпедансное состояние. Сигнал АЕ через инвертор посылается на вход ОЕ буферного регистра (DD16).

Далее на выходы А0-А7 выдается код младших разрядов адреса ячейки памяти, с которой необходимо провести обмен данными, а код старших разрядов - на выходы D0-D7. Выдача старших разрядов адреса сопровождается сигналом логической единицы на выходе STB, который поступает на вход STB буферного регистра (DD19), после чего старшие разряды адреса записываются в нем. Далее на выходах КПДП (DD20) формируются сигналы WR, RD, WRIO или RDIO.

Также КПДП (DD20) формирует сигналы подтверждения прямого доступа DACK0-DACK3 и при необходимости согласования быстродействия ОЗУ (DD7, DD9, DD11, DD13, DD15) и периферийного устройства с помощью сигнала RDY вводится необходимое число циклов ожидания.

Выход ЦП (DD2) из режима прямого доступа к памяти осуществляется, когда на вход HLD поступит сигнал логического нуля и сформируется сигнал логического нуля на выходе HLDA ЦП (DD2). Далее ЦП (DD2) переходит к выполнению следующего машинного цикла, т.е. переходит в основной режим работы.



2.4 Работа микропроцессорной системы в режиме останова

ЦП (DD2) находится в основном командном режиме. При поступлении команды останова HLT во втором машинном такте ЦП (DD2) принимает логическую единицу подтверждения останова.

При выполнении команды HLT микропроцессор переходит в состояние «останов» и переводит буферные схемы канала адреса и данных в высокоимпедансное состояние. Из состояния «останов» микропроцессор выходит при наличии сигнала логической единицы на одном из его входов.

При появлении сигнала логической единицы на входе HLD ЦП (DD2) он переходит в режим захвата. При появлении сигнала логической единицы на входе INT ЦП (DD2) - ЦП переходит к выполнению цикла прерывания при останове с такта Т1, причем если прерывания в системе разрешены, а иначе ЦП остается в режиме останов. ЦП (DD2) переходит в основной режим работы при появлении сигнала логической единицы на входе SR ЦП (DD2) - микропроцессор начинает работать с такта первого машинного такта первого машинного цикла.



3 Обоснование выбора логических и функциональных элементов

3.1 Генератор тактовых импульсов

При разработке МПС в качестве генератора тактовых импульсов использована микросхема КР580ГФ24. ГТИ синхронизирует работу центрального процессора со всеми элементами микропроцессорной системы, а также формирует парафазные (сдвинутые по фазе на 180о друг относительно друга) сигналы С1 и С2, которые поступают на одноименные входы ЦП. [2]

К выводам XTAL1, XTAL2 генератора необходимо подключить кварцевый резонатор, частота которого должна быть в 9 раз больше частоты выходных сигналов С1, С2 для стабилизации тактовых сигналов опорной частоты.

Назначение выводов микросхемы:

RESIN - вход асинхронного сигнала установки МПС в исходное состояние, используется для подключения схемы сброса;

RDYIN - вход асинхронного сигнала готовности периферийных устройств;

XTAL1,XTAL2 - входы для подключения кварцевого резонатора;

TANK - вход для подключения колебательного контура, работающего на высших гармониках кварцевого резонатора, предназначен для еще большей стабилизации сигналов опорной частоты;

SYNC - вход сигнала синхронизации, подключается к одноименному выходу ЦП для фиксирования момента начала машинного цикла;

Ucc1, Ucc2, GND - клеммы для подключения питающих напряжений +5В, +12В и общего провода соответственно;

OSC - выход сигнала генератора опорной частоты;

RDY - выход синхронного сигнала готовности, подключается к ЦП;

SR - выход синхронного сигнала сброса, подключается ко всем микросхемам МПС, требующим сброса перед началом работы;

C - выход сигнала, синхронного с сигналом С2, но напряжением +5В.

C1,C2 - выходы сигналов синхронизации, подключаются к одноименным входам центрального процессора;

STB - выход управляющего сигнала стробирования, формируется во 2-м машинном такте каждого машинного цикла по сигналу SYNC, подключается к одноименному входу системного контроллера;

3.2 Центральный процессор

В МПС в качестве ЦП выбрана микросхема КР580ВМ80А. Она представляет собой однокристальный 8-разрядный микропроцессор с двумя магистралями: двунаправленной 8-разрядной магистралью данных (МД) и однонаправленной 16-разрядной адресной магистралью (МА). Микросхема также обладает 6 входными и 6 выходными сигналами управления [2]

Назначение выводов микросхемы:

READY - вход управляющего сигнала готовности. Предназначен для синхронизации работы быстродействующего ЦП с медленнодействующими периферийными устройствами. При подаче сигнала логического нуля на данный вход ЦП останавливает работу и формирует сигнал высокого уровня на выходе WAIT и переходит в режим ожидания готовности;

HLD - вход управляющего сигнала запроса захвата. Предназначен для подачи сигнала запроса на переход ЦП в режим прямого доступа к памяти, то есть для запроса обмена информацией между блоком памяти и внешним устройством без участия ЦП;

INT - вход управляющего сигнала запроса прерывания, в условиях, когда прерывания в системе разрешены, при подаче на данный вход сигнала логической единицы, ЦП входит в режим прерывания;

С1, С2 - входы синхронизации ЦП, определяют тактовую частоту работы процессора, подключаются к одноименным выходам ГТИ;

RESET - вход управляющего сигнала установки микросхемы в исходное состояние, срабатывание наступает при подаче на данный вход сигнала активного уровня, длительностью не менее 5 машинных тактов, при этом обнуляются его программный счетчик, а также триггеры, формирующие сигналы INTE и HLDA.

Ucc1, Ucc2, UIO, GND - клеммы для подачи питающих напряжений +5В, -5В, +12В и общего провода соответственно;

D0-D7 - входы-выходы с тремя устойчивыми состояниями, подключаются к одноименным линиям системного контроллера, который формирует шину данных МПС;

А0-А15 - выходы линий адреса, данные выходы подключаются к одноименным линиям буфера шины адреса и образуют шину адреса МПС;

WAIT - выход ответа на запрос ожидания, сигнал логической единицы на данном выходе указывает на то, что процессор находится в режиме ожидания;

HLDA - выход ответа на запрос захвата, сигнал логической единицы на данном выходе указывает на то, что процессор находится в режиме захвата;

INTE - выход сигнала разрешения прерывания, разрешение или запрещение прерываний может быть установлено программно с помощью команд EI (разрешение прерывания) и DI (запрещение прерывания). Сигнал логического нуля на данном выходе указывает на то, что прерывания в системе запрещены;

DBIN - выход управляющего сигнала приема, сигнал логической единицы на данном выходе указывает на то, что ЦП в текущем машинном цикле будет принимать информацию с шины данных системы;

WR - выход управляющего сигнала выдачи, сигнал логического нуля на этом выходе указывает на то, что ЦП в текущем машинном цикле будет выставлять информацию на шину данных системы;

SYNC - выход сигнала синхронизации микропроцессора, сигнал логической единицы формируется в первом машинном такте каждого машинного цикла и предназначен для синхронизации работы всех компонентов системы.

3.3 Системный контроллер

В данной МПС в качестве SC используется микросхема КР580ВК28. Данная микросхема формирует основные управляющие сигналы системы и выполняет функции буфера шины данных. Микросхема включает в себя двунаправленный буфер данных, регистр состояния и схему формирования управляющих сигналов. Двунаправленный буфер данных принимает байт состояния по шине данных ЦП и передает его в регистр состояния в первом машинном такте каждого машинного цикла. По сигналу низкого уровня на входе STB байт состояния защелкивается в регистре состояния. В остальных машинных тактах двунаправленный буфер данных может передавать информацию в одном из двух направлений. Формирователь управляющих сигналов воспринимает информацию из регистра состояния и, используя внешние управляющие сигналы, поступающие с ЦП, формирует управляющие сигналы шины управления.

Назначение выводов микросхемы:

HLDA - вход управляющего сигнала подтверждения захвата, подключается к одноименному выходу ЦП;

RC - вход управляющего сигнала приема, подключается к выходу DBIN ЦП;

TR - вход управляющего сигнала выдачи, подключается к выходу WR ЦП;

STB - вход сигнала, по которому осуществляется запись байта состояния в регистр состояния системного контроллера, подключается к одноименному выходу ГТИ;

BUSEN - вход управления передачей данных и формированием управляющих сигналов, при подаче на данный вход сигнала логической единицы все информационные и управляющие выходы микросхемы переходят в высокоимпедансное состояние;

D0-D7 - входы-выходы с тремя устойчивыми состояниями, подключаются к одноименным линиям ЦП;

Ucc, GND - клеммы для подключения питающего напряжения +5В и общего провода соответственно;

DB0-DB7 - входы-выходы с тремя устойчивыми состояниями, подключаются к к одноименным линиям шины данных МПС;

RD - выход управляющего сигнала считывания из памяти;

WR - выход управляющего сигнала записи в память;

WRIO - выход управляющего сигнала записи информации во внешнее устройство;

RDIO - выход управляющего сигнала считывания из внешнего устройства;

INTA - выход управляющего сигнала подтверждения прерывания.

3.4 Шинные формирователи

Микросхемы КР580ВА86 и КР580ВА87 -- двунаправленные 8-разрядные шинные формирователи, предназначенные для обмена данными между микропроцессором и системной шиной; обладают повышенной нагрузочной способностью. Микросхема КР580ВА86 -- формирователь без инверсии и с тремя состояниями на выходе, КР580ВА87 -- формирователь с инверсией и тремя состояниями на выходе.[3].

Назначение выводов микросхемы:

A0-A7 - входы-выходы с тремя устойчивыми состояниями;

OE - вход управляющего сигнала выбора микросхемы, при подаче на него сигнала логической единицы все информационные выходы микросхемы переходят в высокоимпедансное состояние;

T - вход управляющего сигнала выбора направления передачи данных;

B0-B7 - выходы-входы с тремя устойчивыми состояниями;

Ucc, GND - клеммы для подключения питающего напряжения +5В и общего провода (земли) соответственно.

3.5 Оперативное запоминающее устройство

В разработанной МПС используется 2 вида ОЗУ: статическое и динамическое. В качестве статического ОЗУ выбрана микросхема К537РУ17 с организацией 8Кх8 бит. Статическое ОЗУ выполнено на триггерных элементах памяти, для хранения одного бита используется 6 транзисторов. Микросхема имеет два равнозначных входа выбора микросхемы CS1 и CS2. Направление передачи информации выбирается уровнем сигнала на входе WR/RD. Считывание информации из микросхемы возможно при наличии сигнала низкого уровня на входе СЕO.

Назначение выводов микросхемы:

A0-A12 - входы адреса ячейки памяти, подключаются к одноименным линиям ША МПС;

CS1, CS2 - входы управляющего сигнала выбора микросхемы (равнозначные). Выбор микросхемы происходит по сигналу логического нуля. При подаче на данный вход сигнала логической единицы все выходы микросхемы переходят в высокоимпедансное состояние. Подключается к соответствующему выходу дешифратора;

CEO - вход управляющего сигнала разрешения по выходу, при подаче на данный вход сигнала логического нуля и при наличии на входе WR/RD логической единицы можно считать информацию из микросхемы. Подключается к линии RD ШУ;

W/R - вход управляющего сигнала записи/считывания, при подаче на данный вход сигнала логического нуля микросхема может записывать информацию с ШД МПС. Подключается к линии WR ШУ;

D0-D7 - входы-выходы данных, подключаются к одноимённым линиям ШД МПС;

Uсс, GND - клеммы для подключения питающего напряжения +5В и общего провода (земли) соответственно.

В качестве динамического ОЗУ используются микросхемы К565РУ5 с организацией 64Кх1 бит (в разработанной МПС используются 8 микросхем). В качестве элемента памяти используется ёмкость p-n перехода, для хранения 1 бита используется 1 транзистор. Регенерация информации осуществляется путём обращения к каждой из 128 строк не реже, чем 2 мс (1 мс), путём перебора адресов A0-A7. Для работы данной микросхемы необходимо регенеративное устройство для периодической подзарядки накопительного конденсатора.

Определим назначение выводов микросхемы:

A0-A7 - входы адреса ячейки памяти, подключаются к одноимённым линиям ША МПС;

RAS/CAS - входы для стробирования дешифратора строки и столбца соответственно. Подключаются одноимённым выходам контроллера динамической памяти;

WR/RD - вход управляющего сигнала записи/считывания. По сигналу логического нуля осуществляется запись информации в микросхемы, единицы - считывания. Подключается к одноимённому выходу контроллера динамической памяти;

DI - вход для записи данных в микросхему. Подключается к разряду ШД.

DО - выход для считывания данных из микросхемы. Подключается к одному из входов буферного регистра.

Uсс, GND - клеммы для подключения питающего напряжения +5В и общего провода (земли) соответственно.

3.6 Постоянное запоминающее устройство

В разработанной МПС в качестве постоянного запоминающего устройства используется микросхема К573РФ8А с организацией 32Кх8 бит. Микросхема представляет собой репрограммируемое ПЗУ с электрической записью информации и стиранием информации ультрафиолетовым светом.

Назначение выводов микросхемы:

A0-A14 - входы адреса ячейки памяти, подключаются к одноимённым линиям ША МПС;

CS - вход управляющего сигнала выбора микросхемы. При подаче на данный вход сигнала логической единицы все выходы микросхемы переходят в высокоимпедансное состояние. Данный вход подключается к соответствующему выходу дешифратора;

CEO - вход управляющего сигнала разрешения по выходу, при подаче на данный вход сигнала логического нуля можно считать информацию из микросхемы. Подключается к линии RD ШУ;

Upr - напряжение программирования, подключается к источнику напряжения +5В (в режиме программирования +18В);

D0-D7 - входы-выходы данных микросхемы, подключаются к одноимённым линиям ШД МПС;

Uсс, GND - клеммы для подключения питающего напряжения +5В и общего провода (земли) соответственно

3.7 Программируемый контроллер прямого доступа к памяти

В данной микропроцессорной системе в качестве контроллера прямого доступа к памяти используется микросхема КР580ВТ57. Микросхема используется для обмена массивами данных емкостью до 16К между блоком памяти и устройствами ввода-вывода без участия ЦП. При одновременном поступлении запросов от внешних устройств программируемая логика схемы позволяет выбирать наивысший по приоритету канал прямого доступа к памяти. Запрос обмена по каналу прямого доступа к памяти посылается на вход HLD центрального процессора. После получения подтверждения захвата с выхода HLDA микропроцессора микросхема отключает ЦП от шин адреса, данных и управления системы и управляет ими встроенными средствами. Направления обмена данными, а также режим работы устройства задаются с помощью программирования ее режима. [3]

Определим назначение выводов микросхемы:

A0-A3 - входы-выходы 4 младших разрядов адреса, с помощью них осуществляется программирование микросхемы (в этом режиме они являются входами), а в режиме прямого доступа к памяти они являются выходами. Данные выводы подключаются к одноименным линиям шины адреса МПС;

D0-D7 - входы-выходы с тремя устойчивыми состояниями. В режиме программирования - это входы, на которые подаются команды и данные. В режиме прямого доступа к памяти - это выходы, на которые выставляется старший байт адреса ячейки памяти. Выводы подключаются к одноименным линиям шины данных МПС;

RDY - вход управляющего сигнала готовности блока памяти;

HLDA - вход управляющего сигнала подтверждения захвата;

CS - вход управляющего сигнала выбора микросхемы, при подаче на данный вход сигнала логического нуля микросхема может находиться в режиме программирования либо врежиме прямого доступа к памяти, подключается к соответствующему выходу дешифратора;

WRIO - вход-выход управляющего сигнала записи во внешнее устройство. В режиме программирования - это вход, при подаче на него логического 0, осуществляется запись информации в микросхему, в режиме захвата - это выход. Подключается к одноименному выходу системного контроллера;

RDIO - вход-выход управляющего сигнала считывания из внешнего устройства. В режиме программирования - это вход, при подаче на него логического 0 возможно считывание информации с любого выхода микросхемы, в режиме захвата - это выход. Подключается к одноименному выходу системного контроллера;

C - вход синхронизации микросхемы;

SR - вход управляющего сигнала установки микросхемы в исходное состояние, при подаче на него сигнала логической единицы длительностью не менее 5 машинных тактов микросхема устанавливается в исходное состояние, причем перед началом ее работы подлежит программированию;

DRQ0-DRQ3 - входы запросов на прямой доступ к памяти от внешних устройств, подключаются к соответствующим линиям периферийных устройств, причем в рассматриваемой микропроцессорной системе DRQ0 подключается к соответствующему выходу контроллера электронно-лучевой трубки;

A4-A7 - адресные выходы старших разрядов младшего байта адреса, формируются только в режиме захвата. Подключаются к одноименным выводам шины адреса МПС;

HRQ - выход управляющего сигнала запроса захвата, сигнал логической единицы на данном выходе указывает на то, что на один из входов DRQ0-DRQ3 поступил сигнал запроса на прямой доступ к памяти, подключается к входу HLD ЦП;

WR - выход управляющего сигнала записи в память, формируется только в режиме захвата одновременно с сигналом RDIO, подключается к одноименному выходу системного контроллера;

RD - выход управляющего сигнала чтения из памяти, формируется только в режиме захвата одновременно с сигналом WRIO, подключается к одноименному выходу системного контроллера;

AE - выход управляющего сигнала разрешения адреса, сигнал логической единицы на данном входе показывает, что на выводы D0-D7 выставлены старшие разряды адресуемой ячейки памяти. В рассматриваемой МПС данный вывод подключается к входу BUSEN системного контроллера и к входу ОЕ буфера шины адреса для перевода буфера шины адреса и системного контроллера в высокоимпедансное состояние;

STB - выход сигнала стробирования старшего байта адреса. Сигнал логической единицы на данном входе позволяет осуществить загрузку старшего байта адреса с шины данных МПС во внешний вспомогательный регистр;

DACK0-DACK3 - выходы управляющего сигнала подтверждения прямого доступа к памяти. Сигнал логической единицы на одном из данных выходов формируется по сигналу HLDA, передаваемого из ЦП;

M128 - выходной сигнал, который информирует периферийное устройство о том, что текущий машинный цикл является 128-м или кратным ему;

TC - выход управляющего сигнала конца счета, сигнал логической единицы на данном входе указывает внешнему устройству на то, что текущий машинный цикл является последним;

Ucc, GND - клеммы для подключения питающего напряжения +5В и общего провода соответственно.

Для нормальной работы контроллера прямого доступа к памяти требуется использовать буферный регистр. В данной МПС в качестве такого регистра используется микросхема КР580ИР82. Данная микросхема представляет собой многорежимный буферный регистр, и включает в себя 8 одинаковых функциональных блоков, состоящих из состоит из D-триггера и усилителя-формирователя, и схему управления.

Определим назначение выводов микросхемы:

D0-D7 - информационные входы микросхемы, подключаются к шине данных;

OE - вход управляющего сигнала разрешения передачи, при подаче на него логической единицы выводы Q0-Q7 переходят в высокоимпедансное состояние;

STB - вход управляющего сигнала выбора режима работы, при подаче на него сигнала логической единицы, информация принимается по входам D0-D7 и передается на выходы Q0-Q7, при подаче на него сигнала логического нуля микросхема находится в режиме хранения информации. Подключается к выходу STBA контроллера прямого доступа к памяти;

Q0-Q7 - информационные входы микросхемы. Подключается к линиям A8-A15 шины адреса МПС;

Ucc, GND - клеммы для подключения питающего напряжения +5В и общего провода соответственно.

3.8 Программируемый контроллер прерываний

В качестве ПКП выступает микросхема КР580ВН59. В микросхеме предусмотрена возможность расширения числа обслуживаемых запросов до 64 путем каскадирования микросхем ПКП [3].

Определим назначение выводов микросхемы:

А0 - вход для адресации внутренних регистров, а также для определения типа команд при программировании;