Цифровая схемотехника

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Дешифратор (декодер) - комбинационное устройство, преобразующее n-разрядный двоичный, троичный или k-ичный код в-ичный одноединичный код, где - основание системы счисления. Логический сигнал появляется на том выходе, порядковый номер которого соответствует двоичному, троичному или k-ичному коду.

Дешифраторы являются устройствами, выполняющими двоичные, троичные или k-ичные логические функции (операции).

Двоичный дешифратор работает по следующему принципу: пусть дешифратор имеет N входов, на них подано двоичное слово xN ? 1xN ? 2…x0, тогда на выходе будем иметь такой код, разрядности меньшей или равной 2N, что разряд, номер которого равен входному слову, принимает значение единицы, все остальные разряды равны нулю. Очевидно, что максимально возможная разрядность выходного слова равна 2N. Такой дешифратор называется полным. Если часть входных наборов не используется, то число выходов меньше 2N, и дешифратор является неполным.

Часто дешифраторы дополняются входом разрешения работы E. Если на этот вход поступает единица, то дешифратор функционирует, в ином случае на выходе дешифратора вырабатывается логический ноль вне зависимости от входных сигналов.

Существуют дешифраторы с инверсными выходами, у такого дешифратора выбранный разряд показан нулём.

Дешифраторы. Это комбинационные схемы с несколькими входами и выходами, преобразующие код, подаваемый на входы в сигнал на одном из выходов. На выходе дешифратора появляется логическая единица, на остальных - логические нули, когда на входных шинах устанавливается двоичный код определённого числа или символа, то есть дешифратор расшифровывает число в двоичном, троичном или k-ичном коде, представляя его логической единицей на определённом выходе. Число входов дешифратора равно количеству разрядов поступающих двоичных, троичных или k-ичных чисел. Число выходов равно полному количеству различных двоичных, троичных или k-ичных чисел этой разрядности.

Для n-разрядов на входе, на выходе 2n, 3n или kn. Чтобы вычислить, является ли поступившее на вход двоичное, троичное или k-ичное число известным ожидаемым, инвертируются пути в определённых разрядах этого числа. Затем выполняется конъюнкция всех разрядов преобразованного таким образом числа. Если результатом конъюнкции является логическая единица, значит на вход поступило известное ожидаемое число.

Из логических элементов являющихся дешифраторами можно строить дешифраторы на большое число входов. Каскадное подключение таких схем позволит наращивать число дифференцируемых переменных.

Мультиплексор - функциональный узел, который имеет n - адресных входов, информационных входов, один выход и осуществляет управляемую коммутацию информации, поступающей по N входным линиям, на одну выходную линию. Коммутация определённой входной линии происходит в соответствии с двоичным адресным кодом

Если адресный код имеет n - разрядов, то можно осуществить N = комбинаций адресных сигналов, каждая из которых обеспечит подключение одной из N входных линий к выходной линии. Такой мультиплексор называют «из N в одну». При наличии избыточных комбинаций адресных сигналов можно спроектировать мультиплексор с любым числом входных линий

Мультиплексор 4:1 а) - Таблица истинности; б) - Функциональная схема; в) - Условное графическое обозначение.

Характеристическое уравнение такого мультиплексора, записанное в соответствии с таблицей истинности, имеет вид:

Из полученного уравнения следует, что в состав функциональной схемы мультиплексора входят два инвертора, четыре схемы «И» и одна схема «ИЛИ» (Рисунок 33, б). Здесь адресными (управляющими) входами являются а1, а0, а информационными - Х0, Х1, Х2, Х3.

Условное графическое обозначение мультиплексора, в соответствии с ГОСТ 2.743 - 91, приведено на рисунке 33, в.

В настоящее время промышленность выпускает МС, в серии которых входят мультиплексоры с n=2, 3 и 4 адресными входами. При n=2 выпускаются сдвоенные четырёхканальные (=4) мультиплексоры, число входных информационных сигналов которых равно +=8.

Сдвоенный 4 хканальный мультиплексор К555КП12 а) и 8 ми канальный мультиплексор на его основе б)

Входы стробирования используются для построения мультиплексоров (коммутаторов) с к - информационными входами, к=2, 3, 4…

Схема мультиплексора 8:1 на основе сдвоенного 4 - канального мультиплексора со стробированием приведена на рисунке 34, б.

Если подавать на информационные входы Xi постоянные уровни, соответствующие лог. «0» или лог. «1», то на выходе мультиплексора можно получить любую желаемую функцию переменных управляющего кода. При этом число переменных в реализуемой выходной функции будет равно разрядности управляющего кода.

В общем случае на информационные входы можно подавать не постоянные логические уровни, тогда на выходе мультиплексора реализуется логическая функция с большим числом переменных.

Демультиплексор - это функциональный узел, осуществляющий управляемую коммутацию информации, поступающую по одному входу, на N выходов. Таким образом, демультиплексор реализует операцию, противоположную той, которую выполняет мультиплексор.

Обобщённая схема демультиплексора приведена на рисунке 35. В общем случае число выходных линий N определяется количеством адресных входов n и равно .

Обобщённая схема демультиплексора

Таблица истинности - а) функциональная схема 4 - канального демультиплексора - б)

Из таблицы истинности записываем характеристические уравнения демультиплексора:

Соответствующая этим уравнениям функциональная схема демультиплексора приведена на рисунке 36, б. Она имеет в своём составе два инвертора и четыре элемента «И».

Сравнивая таблицы истинности и функциональные схемы демультиплексора и дешифратора, легко увидеть схожесть их функций. Если функция X =1 постоянно, то демультиплексор выполняет функции дешифратора. Учитывая схожесть выполняемых функций, микросхемы дешифраторов и демультиплексоров имеют одинаковое условное обозначение - ИЕ, называются «Дешифратор - демультиплексор» и могут выполнять функции и дешифратора и демультиплексора.

В качестве примера рассмотрим микросхему К155ИД4, УГО которой приведено на рисунке 37, а. Это сдвоенный 4 - канальный дешифратор - демультиплексор. Каждая секция имеет один информационный вход (D и ), один вход разрешения , четыре выхода и два общих адресных входа

Микросхема К155ИД4 а) и возможные режимы её работы б).

Наличие у МС прямого и инверсного информационных входов позволяет простым их объединением получить третий адресный разряд а3, а двух инверсных входов разрешения - общий вход разрешения дешифратора 3:8 или информационный вход демультиплексора 1:8.

Рассмотренную выше микросхему дешифратора К155ИД3 можно использовать в качестве демультиплексора с форматом 1:16. При этом входы разрешения дешифрации используются в качестве основного информационного входа Х, а адресные входы и выходы используются по прямому назначению.

Одноразрядные сумматоры

В цифровой вычислительной технике используются одноразрядные суммирующие схемы с двумя и тремя входами, причём первые называются полусумматорами а вторые - полными одноразрядными сумматорами. Полусумматоры могут использоваться только для суммирования младших разрядов чисел. Полные одноразрядные сумматоры имеют дополнительный третий вход, на который подаётся перенос из предыдущего разряда при суммировании многоразрядных чисел.

Одноразрядный полусумматор: а) таблица истинности, б) структурная формула, в) функциональная схема

Основными параметрами, характеризующими качественные показатели логических схем, являются быстродействие и количество элементов, определяющее сложность схемы.

Быстродействие определяется суммарным временем задержки сигнала при прохождении элементов схемы. В приведённой выше схеме быстродействие определяется задержкой в трёх логических элементах.

Кроме количества элементов сложность схемы, как было отмечено выше, определяется количеством входов элементов, по которым выполняются логические операции. Этот параметр называется «Число по Квайну». Приведённая выше схема содержит 6 элементов и имеет 10 входов (Число по Квайну равно 10).

Недостатком схемы рисунок 21, в) является то, что на её входы необходимо подавать и прямые и инверсные значения операндов. Применяя законы алгебры логики схему можно преобразовать, исключив инверсии над отдельными операндами.

Пример минимизации а), функциональна схема б) и УГО одноразрядного полусумматора в).

Минимизированная схема является более быстродействующей, так как вместо 6 содержит 3 элемента, а число по Квайну уменьшилось с 10 до 7. Учитывая огромное количество используемых суммирующих схем, выигрыш можно считать весьма ощутимым.

Одноразрядный полный сумматор: а) - функциональная схема на двух полусумматорах; б) - УГО; в) - таблица истинности: г) - минимизированная схема

Из рассмотрения принципа работы функциональной схемы рисунок 23, а) составлена её таблица истинности, анализ которой показывает, что данная схема выполняет функции полного одноразрядного сумматора. Однако схема не является оптимальной по быстродействию, поскольку в ней сигнал проходит последовательно через две схемы полусумматоров и схему ИЛИ.

Представляется целесообразным разработка сумматора как устройства, имеющего три входа и два выхода. СДНФ такой функции записывается в виде:

Минимизированные значения, используемые в интегральной схемотехнике:

Первое из уравнений минимизируется аналитическим методом, используя законы алгебры логики, а второе - методом минимизирующих карт Карно.

Функциональная схема, составленная по этим уравнениям, приведена на рисунке 23, г). По сравнению со схемой рисунок 23, a) эта схема является более быстродействующей. Условное графическое обозначение (УГО) схемы полного одноразрядного сумматора приведено на рисунке 23, б).

Многоразрядные сумматоры

Методы построения многоразрядных сумматоров:

- Последовательное суммирование;

- Параллельное суммирование с последовательным переносом;

- Параллельное суммирование с параллельным переносом.

Суммирование многоразрядных чисел: а) - Последовательное; б) - Параллельное с последовательным переносом

При последовательном суммировании используется один сумматор, общий для всех разрядов (Рисунок 24, а). Операнды должны вводиться в сумматор через входы аI и bI синхронно, начиная с младших разрядов. Цепь задержки обеспечивает хранение импульса переноса на время одного такта, то есть до прихода пары слагаемых следующего разряда, с которыми он будет просуммирован. Задержку выполняет D-триггер. Результаты суммирования также считываются последовательно, начиная с младших разрядов. Для хранения и ввода операндов на входы сумматора, а также для записи результата суммирования обычно используются регистры сдвига.

Достоинство этого метода - малые аппаратные затраты.

Недостаток - невысокое быстродействие, так как одновременно суммируются только пара слагаемых.

Схема параллельного сумматора с последовательным переносом приведена на рисунке 24, b). Количество сумматоров равно числу разрядов чисел. Выход переноса каждого сумматора соединяется со входом переноса следующего более старшего разряда. На входе переноса младшего разряда устанавливается потенциал «0», так как сигнал переноса сюда не поступает. Слагаемые и суммируются во всех разрядах одновременно, а перенос поступает с окончанием операции сложения в предыдущем разряде.

Быстродействие таких сумматоров ограничено задержкой переноса, так как формирование переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса не распространится по всей цепочке сумматоров.

Параллельные сумматоры с параллельным переносом

Для организации параллельного переноса применяются специальные узлы - блоки ускоренного переноса.

Принцип ускоренного переноса заключается в том, что для каждого двоичного разряда дополнительно находятся два сигнала:

G - образование переноса и H - распространение переноса.

В случае, то есть , в данном i-разряде формируется сигнал переноса в следующий высший разряд независимо от формирования функций суммы в предыдущих разрядах.

Если хотя бы одно из слагаемых или равно «1», то есть , то перенос в последующий разряд производится при наличии сигнала переноса из предыдущего разряда.

Если и при этом существует сигнал переноса из предыдущего в i-разряд, то перенос производится сразу в i+2 разряд.

В общем случае процесс формирования ускоренного переноса описывается следующим уравнением:

…

Блоки ускоренного переноса выпускаются в интегральном исполнении в виде отдельных микросхем или непосредственно со схемой сумматора или арифметико-логического устройства в одной микросхеме.

Сумматор с условным переносом

дешифратор триггер сумматор перенос

Структура такого сумматора одна из самых старых схем, поэтому одно время она вообще не использовалась, она появилась при появлении БИС программируемой логики (конец 90-х - начало 2000-х годов), интерес к структуре такого сумматора возродился, так как его структура улучшает быстродействие последовательного сумматора. Главное преимущество: минимум аппаратуры при изготовлении. Altera FLEX 8000 - один из примеров. Задержка - 1 нс на 1 разряд при перемещении в цепи последовательного переноса, есть более старшая микросхема с задержкой 0.2 нс

Предположим у нас есть сумматор с N разрядами. Делят эти разряды на 2 равные группы по N/2 разрядов. Старшую группу дублируют - получается 3 сумматора с разрядностью N/2 в схеме.

На первом сумматоре суммируются младшие поля операндов Амладш и Вмладш.

На втором суммируются старшие поля операндов при условии что входной перенос равен 1

На третьем - старшие поля при условии что Свхода = 0

После получения результата в младшем сумматоре становится известным фактическое значение переноса в старший сумматор и из 2х заготовленных ранее результатов выбирается тот, который нужен в данном случае.

В итоге цепь последовательного переноса укорачивается вдвое и обе половины сумматора работают параллельно во времени

В некоторых сериях элементов сумматор отсутствует, причиной этого является наличие в данной серии арифметико-логических устройств, для которых суммирование - один из режимов их работы.

Матричные умножители

Структура матричных умножителей тесно связана со структурой математических выражений, описывающих операцию умножения.

Члены вида A_i B_i вырабатываются параллельно во времени коньюнкторами.

Сложение этих членов в столбцах составляет основную операцию для умножителя и почти целиком определяет время умножения

Матричный перемножитель может быть просто множительным блоком МБ, или множительно-суммирующим блоком. Вторые позволяют наращивать размерность умножителя.

Триггеры

Классификация триггеров производится по принципу логического функционирования и способу записи информации.

По логическому функционированию различают триггеры типов

· RS - саамы простые,

· Т-триггеры - счетные триггеры

· D-триггеры - триггеры задержки,

· JK-триггеры,

· комбинированные триггеры - например RSТ триггеры,

· триггеры со сложной логикой

По способу записи информации

· асинхронные (тактируемые) -

· синхронные триггеры (нетактируемые) -

по тактированию

- тактируемые - существует несколько типов тактирования (динамическое, по фронту; или по уровню: 1/0)

- нетактируемые - переход нового состояния вызывается изменением входного сигнала

По способу восприятия тактового сигнала:

- управляемые фронтом - триггер с динамическим управлением.

- управляемые уровнем

По динамическомы входу:

- прямой - разрешается переход в новое состояние при изменении сигала из 0 в 1

- инверсный - - // - из 1 в 0

По характеру процесса переключения

- одноступенчатые - переключение в новое состояние происходит сразу

- двухступенчатые - - поэтапно

В практике проектирования также используется термин триггер-защелка, под ним понимается триггер, который прозрачен при одном уровне тактового сигнала и переходит в режим хранения при другом уровне.

Двухступенчатые триггеры обозначают «ТТ»

С синхронизаций триггера связано два параметра:

Время предустановки - это интервал до поступления синхросигнала, в течение которого информационный сигнал должен оставаться неизменным.

Время выдержки - это время после поступления синхросигнала, в течение которого информационный сигнал должен оставаться неизменным

Соблюдение этих времен обеспечивает правильность работы триггера.

Способы описания триггеров

- таблицы истинности

- карты Карно (диаграммы Вейча)

- характеристические уравнения

- диаграммы состояний

- словарь

Размещено на Allbest.ru