Розробка функціональної схеми мікропроцесорної системи MOTOROLA MC68EC000

Міністерство освіти й науки Украини

Одеська національна академія зв'язку ім.О.С.Попова

Кафедра обчислювальної техніки й мікропроцесорів

Курсова робота

На тему:

«Розробка функціональної схеми мікропроцесорної системи MOTOROLA MC68EC000»

Ваконала:

Волощук В.С.

Перевірив:

Одеса 2007

Зміст

Вихідні дані

1 Структурна схема мікропроцесорної системи (МПС) М68000

2 Розроблення логічної структури МПС

2.1 Блок мікропроцесора

2.2 Блок основної пам'яті

2.3 Блоки периферійних пристроїв

2.4 Контролер шини

3 Програмування режимів ПІ/Т (МС68230)

Список літератури

ВИХІДНІ ДАНІ

Варіант 7

Місткість ПЗП - 64 Кбайт

Місткість ОЗП - 192 Кбайт

Кількість ПІ/Т; режим обміну - 1; 01, АvВv

Кількість ПАП/П - 2

1. СТРУКТУРНА СХЕМА МІКРОПРОЦЕСОРНОЇ СИСТЕМИ (МПС) М68000

Рисунок 1 - - Схема електрична структурна МПС

Структурна схема МПС М68000 (рис. 1.1) має тришинну організацію і включає блок процесора (мікропроцесор MC68000 та генератор тактових імпульсів ГТІ), шину адреси ША (A₂₃…A₁), шину даних ШД (D_I5...D₀) шину керування ШК (які утворюють системну шину СШ), основну пам'ять ОП, інтерфейс та модулі введення/виведення зі схемами доступу та контролер шини КШ.

МПС розраховано на програмний обмін даними із зовнішніми пристроями (ЗП), який зорганізовуеться за допомогою периферійних пристроїв (ПП) - модулів спряження МС68230 (програмований паралельний інтерфейс/таймер ПI/Т) та МС68681 (програмований подвоєний універсальний асинхронний приймач/передавач ПАП/П). Інтерфейс МП з СШ загалом зорганізовуеться за допомогою одно-, двонаправлених шинних формувачів (ШФ) та схем на логічних елементах (ЛЕ). Головне призначення такого інтерфейсу - узгодження навантажувальної здатності відповідних виходів МП зі споживаною потужністю входів СШ.

За допомогою контролера шини (КШ) здійснюється блокування помилкового адресового звернення шляхом апаратного переривання виконання поточної програми.

Генератор тактових імпульсів формує одну чи дві послідовності тактових імпульсів, використовуваних для синхронізування МП та інших пристроїв МПС.

2. РОЗРОБЛЕННЯ ЛОГІЧНОЇ СТРУКТУРИ МПС

У МПС М68000 доцільно застосувати апаратне сегментування адресового простору ОП. Адресовий простір ОП рівномірно розподілюється поміж сегментами, відтак додається адресовий простір сегмента ПП. Таке сегментування передбачає при організації доступу до адресованих об'єктів паралельне декодування кодів певних груп бітів (розрядів) адреси, що певною мірою скорочує час звертання до комірок ОП та регістрів ПП. Доцільно подати адреси A₂₃…A₀ у вигляді сукупності груп бітів N5N4N3N2N1А_о, кожна з яких має певне функційне призначення.

N5 - група старших бітів адреси, які утворюють однаковий код за адресового звертання до будь-яких об'єктів в МПС. За відхиляння від заданого коду N5 адреса блокується (контролером КШ формується сигнал переривання роботи МП).

N4 - визначає звертання до певних сегментів.

N3N2N1 - група молодших бітів адреси, яка визначає внутрішньо сегментні адреси комірок пам'яті (КП) у сегментах ОП. При звертанні до сегмента ПП група бітів N3 відтворює один і той самий фіксований код за звертання до будь-якого ПП, код N2 визначає певний ПП, а код N1 (А₅...А₀ - внутрішню адресу певного регістра обраного ПП.

Щоб уникнути неоднозначності при звертанні до регістрів ПАП/П, треба зафіксувати А5, оскільки адреси його регістрів визначаються бітами А₄...А₁. А₀ = 0 при передаванні слова або старшого байта і А₀ = 1 - при передаванні молодшого байта.

Відхиляння від заданого фіксованого значення коду групи бітів N3 (в разі звернення до ПП). а також від фіксованого рівня А5 при звертанні до ПАП/П має спричинювати блокування відповідного адресового звертання.

У МПС М68000 використовується словарне адресове звертання одночасно до двох байтових комірок пам'яті (КП), розташованих у двох банках ОП - банку молодшого байта, виконавчі адреси КП якого мають А₀ = 1, й банку старшого байта, виконавчі адреси КП якого відповідають А₀ = 0.

Для заданого варіанту адресований простір одного сегмента ОП становить 64К=2¹⁶.

Внутрішньосегментне адресування КП в обох банках сегментів ОП здійснюватиметься групою бітів А₁₅…A₁ (N3N2N1), оскільки 32К = 2¹⁵ (ємність мікросхеми одного банку).

Всього получаємо 4 сегменти ОП и 1 сегмент ПП.

Відповідно заданого варіанту на рис.2 зображено розподілення адресового простору поміж сегментами.

	A23	A22	A21	A20	A19	A18	A17	A16	A15	A14	A13	A12	A11	A10	A9	A8	A7	A6	A5	A4	A3	A2	A1	A0
ROM1	0	0	0	0	0	0	0	0	x	x	x	x	x	x	x	x	x	x	x	x	x	x	x	x
RAM2	0	0	0	0	0	0	0	1	x	x	x	x	x	x	x	x	x	x	x	x	x	x	x	x
RAM3	0	0	0	0	0	0	1	0	x	x	x	x	x	x	x	x	x	x	x	x	x	x	x	x
RAM4	0	0	0	0	0	0	1	1	x	x	x	x	x	x	x	x	x	x	x	x	x	x	x	x
PIT/T	0	0	0	0	0	1	0	0	0	0	0	0	0	0	0	0	0	0	x	x	x	x	x	x
DUART1	0	0	0	0	0	1	0	0	0	0	0	0	0	0	0	0	0	1	0	x	x	x	x	x
DUART2	0	0	0	0	0	1	0	0	0	0	0	0	0	0	0	0	1	0	0	x	x	x	x	x

Рисунок 2 - Адресовий простір

2.1 Блок мікропроцесора

До цього блоку входять МП MC68000 (CPU), генератор тактових імпульсів (GN) та допоміжні ланцюжки.

МП MC68000 взаємодіє під час обміну даними з ОП й ПП через СШ, до якої вони підмикаються і яка складається з 23-бітової шини адреси (ША), 16-бітової шини даних (ШД) та шини керування (ШК). Виводи Vcc та GND слугують для підмикання джерела живлення напругою +5 В.

На виводах А₂₃…A₁ діють коди, які забезпечують словарне адресування. При цьому передавання слова чи певного байта по ШД визначається відповідними комбінаціями значень керувальних сигналів UDS та LDS .

Через виводи D₁₅...D₀ здійснюється передавання команд та даних. Інші виводи призначено для передавання керувальних сигналів.

Рисунок 3 - Схема електрична функцiйна блоку МП

Системні сигнали

CLK - тактовий сигнал синхронізації, період якого визначає тривалість такту машинного циклу. CLK узгоджує в часі функціонування вузлів та блоків МП і супроводжує обмін у МПС.

RESET- сигнал скидання. Зовнішній сигнал системного скиду RESET = 0 викликає системне переривання виконання поточної програми. Відтак вміст регістрів адрес та даних набуває нульового значення. У регістрі ознак SR установлюється значення прапорця S = 1 (режим супервізора), а інші прапорці набувають значення 0. Із КП з адресою $000 здійснюється завантаження початкового значення покажчика SSR супервізора, а з КП з адресою $004 - вмісту PC - початкової адреси програми, яка виконує завантаження певних початкових значень вмісту SR. регістрів адрес та даних, а також завантаження (ініціалізування) регістрів пристроїв. Зовнішній сигнал RESET зазвичай формується під час ввімкнення живлення чи натискання клавіші SB у схемі скидання, умовно зображеної на рис. 3. Сигнал RESET = 0 формується також при виконанні привілейованої команди RESET, яка переводить до початкового стану інші пристрої МПС.

HALT = 0 зупиняє (зупин) виконання поточної програми, переводить виводи A₂₃…A₁, D₁₅…D₀ до високоімпедансного стану (третій стан), а виходи керувальних сигналів - до неактивного стану. З аналогічною реакцією МП формує вихідний сигнал HALT = 0 наразі подвійної помилки шини (дворазове поспіль надходження сигнал BERR = 0), вихід із стану зупинки відбувається при надходженні зовнішнього сигналу RESET = 0 або переривання.

BERR = 0 (сигнал помилки звертання до шини) формується контролером шини, який виявляє помилки звернення за адресами неприєднаних модулів ОП чи периферійних пристроїв, а також за тривалої відсутності сигналу готовності до обміну DTACK = 0 від ПП чи ОП тощо.

Сигнали керування обміном

AS - адресовий строб, який своїм активним рівнем AS = 0 у тактах S₀ та S₁ в циклі обміну супроводжує адресу на ША.

R/W - сигнал, що визначає напрям обміну по ШД: уведення до МП (читання) -за R/W = 1; виведення з МП (запис), якщо R/W = 0.

UDS (передавання старшого байта), LDS (передавання молодшого байта) -сигнали, які визначають довжину даних на ШД. Рівні UDS = 0, LDS = 0 визначають передавання слова. Молодший байт передається, якщо UDS = 1 та LDS = 0, старший - UDS = 0, LDS = 1.

DTACK = 0 (вхідний сигнал готовності до обміну) надходить, якшо периферійний пристрій та пам'ять - об'єкти звертання - є готові до обміну. Інакше - DTACK = 1.

Сигнали керування захоплюванням шини

Ці сигнали визначають порядок використання системної шини (надалі шини) пристроями системи. У режимі захоплювання шини МП від'єднується від шини, а керування обміном здійснює інший пристрій. Найчастіше - це режим прямого доступу до пам'яті (ПДП), коли здійснюється обмін між основною пам'яттю (ОП) та яким-небудь зовнішнім пристроєм великими обсягами даних без участі МП.

BR - вхідний сигнал запиту від зовнішнього пристрою на захоплювання шини. Якщо BR = 0, МП завершує поточний цикл обміну, призупиняє виконання команди й переводить виводи A₂₃…A₁, D₁₅…D₀ до високоімпедансного стану, а виходи керувальних сигналів - до неактивного стану.

BG - вихідний сигнал дозволу захоплювання шини, котрий набуває значення BG= 0 після роз'єднання МП з шиною.

BGACK- вхідний сигнал потвердження захоплювання шини. Після отримання BG = 0 пристрій, який запитав дозволу на захоплювання шини, надсилає до МП сигнали BGACK = 0, скасовує запит на захоплювання (BR = 1) й переходить до керування шиною. Після завершення обміну вказаний пристрій надсилає сигнал BGACK = 1. Відтак МП переходить до виконання перерваної команди.

Сигнали керування обміном з повільнодіючими ПП

Е - тактувальний сигнал для ПП, частота якого є вдесятеро менша за частоту сигналу CLK. На вхідний сигнал від ПП готовності до обміну VPA = 0 МП встановлює сигнал VMA = 0, відтак відбувається пересилання даних зі збільшеним часом введення чи виведення. Адреси A₂₃…A₁ й сигнали AS та R/W формуються як і за звичайного програмного обміну.

Вихідні сигнали FC₂...FC₀

Трирозрядний код FC₂...FC₀ визначає тип виконуваного циклу. Відповідні комбінації бітів указаного коду використовуються для розподілу банків даних між супервізором та користувачем, формування сигналу потвердження переривання INTA, а також дозволяють ідентифікувати поточний стан МП у перебігу настроювання МПС.

Вхідні сигнали IPL₂...IPL₀

Трирозрядний код IPL₂...IPL₀, який надходить від пріоритетного шифратора, визначає певну підпрограму обслуговування запиту на переривання. Код 111 означає відсутність запиту на переривання.

2.2 Блок основної пам'яті

Для побудови блока ОП використовуються стандартні модулі ПЗП та ОЗП. При зображенні схеми блока ОП доцільно застосовувати умовно-графічне зображення вказаних модулів.

На рисунку 4: А - N-розрядний адресовий вхід; DIO - об'єднаний М-розрядний вхід-вихід даних; CS- вхід сигналу «вибір модуля»; DE - вхід сигналу «ввімкнення модуля»; R/W - вхід сигналу «читання/запис»; DO - М-розрядний вихід даних. В схемі блока ОП N та М подаються відповідними позначеннями бітів адреси й даних, які діють на виводах A, DIO та DO.

Рисунок 4 - Умовно-графічне зображення модулів ОП

Згідно варіанту маємо 4 сегменти ОП і 1 сегмент ПП. Вибір того чи іншого сегмента здійснюється за допомогою коду групи бітів N4 адреси, який декодується дешифратором DC3. DC1 повинен мати вхід увімкнення (ОЕ) та 3 адресних входи для забезпечення вибору 5 сегментів.

На вхід ОЕ подається з МП керувальний сигнал AS. Чотири виходи DC1 сполучено зі входами CS модулів банків відповідних сегментів ОП.

Активний рівень з виходу DC1₄ призначено для вибору сегмента ПП. Активні рівні з інших незадіяних виходів DC1 блокуються КШ.

Виводи А модулів усіх сегментів ОП сполучено з відповідними лініями ША (A₁₅…A₁).

Виводи DO та DIO модулів ПЗП та ОЗП молодшого банку відповідно сполучені з лініями D₇…D₀ ШД. а старшого банку - з лініями D₁₅…D₈.

Для будь-якої кількості сегментів. ПЗП входи DE модулів молодшого банку ПЗП сполучуються з виходом -DE_LROM схеми ввімкнення банків (СВБ), а входи DE модулів старшого банку ПЗП сполучуються з виходом DE_HROM СВБ. Активні рівні на зазначених входах ініціюють стан "читання" з відповідних банків ПЗП. Аналогічно сполучено входи DE банків ОЗП з виходами DE_LROM та DE_HROM СВБ. В цьому разі активні рівні на зазначених входах ініціюють увімкнення відповідних банків ОЗП. Входи R/W усіх модулів ОЗП сполучено з виходом R/W СВБ. Функціонування СВБ пояснює таблиця 1, в якій DE_H = 0 - сигнал увімкнення старшого банку даних ОЗП чи ввімкнення (читання) старшого банку ПЗП; DE_L=0 - сигнал увімкнення молодшого банку ОЗП чи ввімкнення (читання) молодшого банку ПЗП.

Таблиця 5.1. - Відповідність вихідних сигналів вхідим ,блока СВБ

№	Вхідні сигнали	Вихідні сигнали
	UDS	LDS	R/W	ПЗП	ОЗП	Коментар
				DEH	DEL	DEH	DEL	R/W
0	0	0	0	1	1	0	0	0	Запис слова у ОЗП
1	0	0	1	0	0	0	0	1	Читання слова з ПЗП, ОЗП
2	0	1	0	1	1	0	1	0	Запис старшого байта у ОЗП
3	0	1	1	0	1	0	1	1	Читання старшого байта з ПЗП, ОЗП
4	1	0	0	1	1	1	0	0	Запис молодшого байта у ОЗП
5	1	0	1	1	0	1	0	1	Читання молодшого байта з ПЗП, ОЗП
6,7	1	1	X	1	1	1	1	X	Відсутній доступ

2.3 Блоки периферійних пристроїв

Згідно з варіантом кількість ПП - 3 (1 PI/T та 2 DUART). Вибір того чи того ПП здійснюється за допомогою коду групи бітів N2 адреси, який декодується дешифратором DC2. DC2 повинен мати вхід увімкнення (ОЕ), який сполучується з відповідним виходом DC1 та 2 адресних входи для забезпечення вибору З ПП.

Інверсні виходи DC2 відповідно сполучуються зі входами CS (вибір модуля) ПП. Адресове звертання до трьох ПП визначається бітами А₆ та А₇.

Блок ПІ/Т

Основою схеми блока (рис.5) є IMC MC68230. Керувальні сигнали R/W, надходять з відповідних виходів МП MC68000, CLK - з GN. Сигнал готовності до обміну DTACK надходить на відповідний вхід МП через ЛЕ І, інші входи якого сполучуються з виводами DTACK модулів інших ПП. Через виводи D₇...D₀, які сполучуються з відповідними лініями ШД, здійснюється обмін даними з МП.

Рисунок 5 - Схема електрична структурна блока ПІ/Т

Виводи RS5...RS1 відповідно сполучуються з лініями А₅...А₁. Зазначеними лініями ША передається код, який визначає певний регістр.

Виводи Н₄...Н₁. залежно від режиму обміну, використовуються в певних комбінаціях для передавання даних чи керувальних сигналів.

Через виводи РА7...РА0 та РВ7...РВ0 (порти А та В) здійснюється обмін даними із зовнішніми пристроями (ЗП) в паралельному форматі.

Блок ПАП/П

Блок ПАП/П. згідно з розглядуваним прикладом, складається з двох ІМС МС68681 з ланцюжками блокування входу сигналу потвердження переривання ІACK від МП. Через виводи D₇...D₀ здійснюється двоспрямований обмін даними з МП у паралельному форматі одноіменними лініями ШД. На входи RS4...RS1, які сполучуються відповідно з лініями А4...А1 ША, надходить від МП код вибору регістра ПАП/П. задіюваного при програмуванні МС68681 або при обміні даними між МП та ПАП/П. Входи керувальних сигналів R/W, RESET сполучуються з відповідними виводами МП, X1/CLK - з GN, вивід Х2 заземлюється.

Рисунок 6 - Схема електрична структурна IMC MC68681 блока ПАП/П

Вивід IRQ (запит переривання до МП) не задіюється в режимі програмного обміну. Вхідний вивід Jack (потвердження переривання від МП) блокується. Через вивід TxDA або TxDB здійснюється передавання даних до ЗП у послідовному форматі відповідно через канал А або В ПАП/П, через вивід RxDA або RxDB -відповідно приймання даних.

IР₅...IР₀ - виводи порту введення даних у паралельному форматі від ЗП. ОР₇...ОР₀ - виводи порту виведення даних до ЗП у паралельному форматі.

2.4 Контролер шини

Призначення КШ - формування активного рівня (логічного нуля) на вході BERR МП у разі неправильного адресового звертання.

На вході КШ надходять групи бітів N5., N3 та біт А₅ з ША, а також сигнали з незадіяних виходів DC1 та DC2. Вихід КШ сполучується із входом BERR МП. При всіх адресових звертаннях код N5 повинен мати певне фіксоване значення, а на незадіяних виходах DC1 та DC2 мають діяти неактивні рівні. Фіксоване значення повинне мати код N3 при звертанні до ПП і біт A₅ - при зверненні до ПАП/П.

З точки зору простоти логічної структури КІЛ, надати кодам N5, N3 та А₅ нульового значення при відповідних адресовюс звертаннях.

Розробимо схему КШ згідно даного варіанту.

Рисунок 7 - Схема електрична структурна КШ

3. ПРОГРАМУВАННЯ РЕЖИМІВ ПІ/Т (МС68230)

Програмування режимів програмного обміну через порти А. та В ІМС МС68230 складається з ініціалізування регістра керування режимом роботи портів (PGCR). регістрів напрямку передавання даних через порти A (PADDR) та B(PBDDR) регістрів керування підрежимами портів A (PACR) та В (PBCR). Пересилання даних відбувається через регістр PADR (порт А) чи через регістр PBDR (порт В). Зазначені регістри - восьмибітові. При звертанні до ПІ/Т адреси названих регістрів визначають коди A₅…A₁ та А₀ = 1.

Обмін даними через порти А та В може здійснюватись у чотирьох режимах.

Задано підрежим 01 режиму 0. Виводи восьмибітових портів А та В може бути настроєно на введення чи виведення побітово. Кожний порт може функціонувати в трьох підрежимах. В даному випадку задано підрежим 01, що передбачає незашіпуваний вхід, двобуферизований вихід.

Порти А та В для двобуферизованого передавання мають ще додаткові неадресовані регістри даних - відповідно PACDR та PBCDR_: які дозволяють зберігати інформацію, якщо необхідно ввести нові дані до того, як попередні дані буде прочитано МП, або вивести наступні дані з МП до того, як попередні буде виведено до ЗП. За такого передавання відбувається почергове защіпання (записування) даних спочатку в одному регістрі даних, потім у другому, відтак -виведення чи введення через порт.

Однобуферизоване передавання супроводжується защіпанням лише в одному регістрі даних. Незашіпуване передавання - це передавання без фіксування в регістрах даних.

Для квітування (потвердження) використовуються виводи НЗ та Н4 (НІ та Н2 можу ть використовуватись як звичайні лінії введення/виведення (Н1 - лише введення).

Таблиця 2-Коди А₅...А₁ адрес регістрів МС68230

Коди А5...А1 (виводи RS5...RS1)	Позначення регістра	Назва регістра
00000	PGCR	Регістр керування режимом роботи портів
00010	PADDR	Регістр напрямку порту А
0001 1	PBDDR	Регістр напрямку порту В
00110	PACR	Регістр керування порту А
00111	PBCR	Регістр керування порту В
01000	PADR	Регістр даних порту А
01001	PBDR	Регістр даних порту В

Код ініціалізування регістра PGCR на режим 0: 00111111_B=3F_H

Код ініціалізування регістра PACR на підрежим 01: 01110001_B=71_H

Код ініціалізування регістра PBCR на підрежим 01: 01110001_B=71_H

Для забезпечення введення даних код ініціалізування регістрів PADDR та PBDDR має бути 00000000.

Таблиця 3 - Виконавчі адреси регістрів ПІ/Т

Регістр	АДРЕСИ
	В	H
PGCR	000010100000000000 (00000)1	A0001
PACR	000010100000000000 (00110)1	A000D
PBCR	000010100000000000 (00111)1	A000F
PADDR	000010100000000000 (00010)1	A0005
PBDDR	000010100000000000 (00011)1	A0007
PADR	000010100000000000 (01000)1	A0011
PBDR	000010100000000000 (01001)1	A0013

Ініціалізування регістра PGCR:

MOVEQ #$3F, D₁ ; Завантаження регістра D₁ кодом ініціалізування PGCR

MOVEA.L #$A0001, A₁ ; Завантаження регістра А₁ адресою А0001H

MOVE.В D₁ (A₁) ; Пересилання коду ініціалізування до регістра PGCR

Ініціалізування регістра PACR:

MOVEQ #$71, D₂ ; Завантаження регістра D₂ кодом ініціалізування PACR MOVEA.L #$A000D, A₂; Завантаження регістра А₂ адресою A000DH MOVE.B D₂, (A₂) ; Пересилання коду ініціалізування до регістра PACR

Ініціалізування регістра PBCR:

MOVEQ #$71, D₃ ; Завантаження регістра D₃ кодом ініціалізування PBCR MOVEA.L #$A000F, A₃ ; Завантаження регістра А₃ адресою A000FH MOVE.B D₃, (A₃) ; Пересилання коду ішціалізування до регістра PBCR

Настроювання порту А на введення:

MOVEA.L #$A0005, A₄ ; Завантаження регістра А₄ адресою А0005Н

MOVE.B #00, (А₄) ; Пересилання 00 до регістра PADDR

Настроювання порту В на введення:

MOVEA.L #$А0007, А₅ ; Завантаження регістра А₅ адресою А0007Н

MOVE.B #00, (А₅) ; Пересилання 00 до регістра PBDDR

Введення 8-бітових операндів через 8-бітові ПП:

MOVEA.L #$А0011, A₆ ; Завантаження регістра А₆ адресою А0011Н

MOVE.B (A₆),D₄

MOVEA.L #$А0013, A₆ ; Завантаження регістра А₆ адресою А0013Н

MOVE.B (A₆),D₅

Рисунок 8 - Схема електрична функцiйна МПС

Список літератури

1. Шагурин И.И. Микропроцессоры и микроконтроллеры фирмы Motorola -М: Радио и связь. 1998.

2. В.Ф. Літовкін. Методичні вказівки до курсової робота "Мікропроцесорна система м68000.