19

22

Содержание

Введение ………………………………………..…………………………………3

Основные сведения о самоортогональных сверточных кодах с алгоритмом порогового декодирования ………………………………………………………4

1.1 Способы задания самоортогональных сверточных кодов …………………4

1.1.1 Задание ССК с помощью образующего многочлена ……………...….….4

1.1.2 Задание ССК с помощью проверочной матрицы …………………...……6

Выбор и обоснование параметров кода и способы реализации проектируемого устройства (кодера) ………….………………………...……...8

Разработка и обоснование структурной электрической схемы проектируемого устройства (кодер) ……………………………………………………………...10

Разработка и обоснование функциональной электрической схемы проектируемого устройства (кодера) …………………………………….……12

Разработка принципиальной электрической схемы проектируемого устройства (кодера) …………………………………………………….……….14

5.1 Выбор и обоснование элементной базы ……………………………..…….14

5.2 Разработка принципиальной схемы …………………………..……………15

Заключение ……………………………………………………………………....17

Список использованных источников …………………….…….………………18

Приложение………………………………………………………………………19

Введение

Применение избыточного кодирования является эффективной мерой повышения помехоустойчивости дискретных систем связи. Выбор конкретного типа кода определяется как вероятностными законами появления ошибок на выходе модема, или канала связи, так и возможностями наилучшего использования пропускной способности канала связи, мощности передатчика, а так же возможностью практической реализации кодирующего (кодера) и декодирующего (декодер) устройств (кодек).

В высокоскоростных (В ? 17,184 Мбит/с) цифровых системах связи широкое применение получили сверточные коды с алгоритмом порогового декодирования (ПД). ПД сверточных кодов позволяет значительно упростить схемные реализации кодеков при коррекции как независимых, так и пакетов ошибок. Наибольшей простотой реализации отличаются самоортогональные сверточные коды (ССК).

В общем случае ПД ССК имеют следующие преимущества:

- простоту реализации;

- большое количество кодов;

- способность работать в каналах связи, как с независимыми, так и с пакетами ошибок;

- способность работы на очень высоких скоростях передачи информации;

- гарантированная исправляющая способность в пределах минимального расстояния.

Недостатками ПД ССК являются:

- уменьшение количества числа кодов с требуемой корректирующей способности при увеличении скорости кода;

- сложность реализации кодека с увеличением скорости кода;

- уменьшение исправляющей способности кодов с увеличением скорости кода;

- размножение ошибок на выходе декодера при возникновении в канале связи ошибок, превышающих корректирующую способность выбранного кода.

1. Основные сведения о самоортогональных сверточных кодах с алгоритмом порогового декодирования

1.1 Способы задания самоортогональных сверточных кодов.

ССК могут задаваться с помощью образующего многочлена, порождающей матрицы и с помощью кодового дерева. Рассмотрим представление ССК с помощью образующего многочлена, порождающей и проверочной матрицы.

1.1.1 Задание ССК с помощью образующего многочлена

Кодер ССК можно представить в виде следующей схемы (рис. 1.1). Устанавливаем, что все операции над дискретными сигналами в кодере и декодере выполняются в двоичном поле, т.е. GF(q)=GF(2), q=0;l.

При поступлении на вход кодера ko(ko = j = 1,2,3...) информационных символов на выходе кодера появляется по ( по = ko+1) символов кодовой последовательности. В случае двоичной информационной последовательности скорость передачи информации (или скорость кода) определяется выражением k=ko/no

Обобщенная структурная схема кодера ССК.

и характеризует число кодовых символов, приходящихся на один информационный символ.

С помощью оператора задержки D, введенного Хаффманом, каждую входную информационную последовательность можно представить в виде многочлена:

где - обозначает информационный символ, поступающий на j-й вход кодера в момент времени .

Каждая выходная кодовая последовательность в операторах задержки может быть представлена в виде:

где обозначает символ, появившийся на i-м выходе кодера в момент времени .

Выходные кодовые последовательности и входные информационные последовательности связаны между собой многочленом :

Многочлен называется образующим многочленом сверточного кода. Алгоритм обработки информации сходен с операцией свертки, откуда название сверточные коды.

ССК, как и блочные коды, могут быть систематическими, т.е. когда ko выходных символов кодовой последовательности совпадает с входными информационными, т.е. = , i = j = 1,2,..., ko, а (no-ko) составляют проверочные символы которых являются линейными комбинациями входных информационных символов. [8]

Выходную проверочную последовательность можно представить

виде:

Таким образом, каждый проверочный символ образуется из предшествующих и вновь поступивших информационных символов.

Сверточный кодек полностью определяется выбором образующих многочленов , j = 1,2,..., ko. Наивысшая степень m образующих многочленов , j = 1,2,..., ko определяет длину регистра сдвига (PC) формирователя проверочных символов кодера и декодера, а также задержку информационных символов или глубину влияния любого информационного символа на выходную кодовую последовательность (точнее, на формирование символов проверочной последовательности). На выходе кодера за (т +1) такт формируется символов кодовой последовательности. Величина называется длиной кодового ограничения и является важнейшей характеристикой ССК.

Первая совокупность кодовых символов на выходе кодера называется начальным кодовым словом ССК, а вес начального слова равен числу единиц или числу ненулевых символов в нем. Исправляющая способность ССК, как и блочных кодов, определяются кодовым расстоянием, которое определяется минимальным весом начального кодового слова из множества всех возможных ненулевых начальных слов.

Вероятность безошибочного декодирования ССК определяется по формуле:

где d - минимальное кодовое расстояние ССК;

р - исходная вероятность ошибки в канале связи;

q=1-p - вероятность безошибочного приема в канале связи.

Достоверность передаваемой информации при использовании ССК точнее оценивается вероятностью первой ошибки декодирования, определяемой по формуле:

где t - кратность исправляемых ошибок;

- эффективная длина кодового ограничения;

р - исходная вероятность ошибки на выходе модема или канала связи;

q = 1-p - вероятность безошибочного приема информации.

Для порогового декодирования вероятность ошибочного декодирования в первом символе является нижней оценкой средней вероятности ошибки .

1.1.2 Задание ССК с помощью проверочной матрицы

Систематический сверточный код определяется полуограниченной полубесконечной проверочной матрицей, имеющей следующую форму:

Следовательно, кодовые последовательности (T) представляют собой полубесконечные последовательности, удовлетворяющие условию НТ=0. Кодовые последовательности имеют вид:

где I - обозначение информационных символов,

Р- обозначение проверочных символов.

2. Выбор и обоснование параметров кода и способы реализации проектируемого устройства (кодера)

В данном курсовом проекте используются следующие данные:

- тип канала связи - стандартный канал тональной частоты;

- способ передачи информации - синхронный;

- вид модуляции - двукратная относительная фазовая модуляция

- допустимые ошибки - Р_ОШ.Д. ? 10^-7;

- отношение сигнал/шум - 15 dB;

- допустимая избыточность кода - 20%;

- t_ИСП = 2.

К параметрам ССК с алгоритмом ПД относятся:

R = к₀/n₀ - скорость передачи кода;

k₀ - длина миниблока ин-формационных символов или количество информационных подпотоков, на которое распределяется входной информационный поток (I(D)), n₀ = к₀ + 1 - длина миниблока кодовых символов;

J - число ортогональных проверочных уравнений кода;

t_ИСП ? J/2 - кратность исправляемых ошибок;

d₀ = J + 1 - минимальное кодовое расстояние кода;

r = (l-R)•100% - относительная избыточность кода;

n_A = (m+1)•n₀ - длина кодового ограничения;

n_E = 0.5•J² + 0.5J +1 - эффективная длина кодового ограничения;

m - максимальная степень порождающих полиномов (многочленов);

Выбор параметров ССК необходимо выполнять с определения ско-рости передачи кода, используя заданную (допустимую) избыточность кода и следующее выражение r = (l-R)•100%.

В данном курсовом проекте допустимая избыточность кода не должна превышать 20%, следовательно, г = 20% или r = 0.2 = (l-R). Откуда R = l - 0,2 = 0,8 или R = 4/5, т.е. R = k₀/n₀ = 4/5. ССК с такой скоростью передачи существу-ет, т.е. табулирован [1-4].

В соответствии с [1-3] численное значение к₀ определяет количество порождающих полиномов, необходимых для разработки функ-циональных и принципиальных электрических схем кодека. Для выбора табулированных порождающих полиномов необходимо определить корректирующую способность ССК. Выбор корректирующей способности ССК должен производиться с учетом как выбранной и обоснованной модели канала связи, так и с учетом увеличения в n₀/к₀ paз входной скорости передачи информации. Увеличение вход-ной скорости передачи информации требует применения более широко-полосных каналов связи.

Входная скорость передачи информации В = 17, 184 Мбит/с. Полоса частот канала связи F = 18 МГц. Скорость пере-дачи ССК R = 4/5. Следовательно, выходная скорость передачи информа-ции В = n₀•В/k₀ = 17, 184• 5 /4 = 21,48 Мбит/с. [7]

Нам задан тип модуляции ДОФМ с когерентным способом обра-ботки сигналов. По кривой потенциальной помехоустойчивости ДОФМ [7] находим, что Р_К =10 -⁴.

Найденное значение Р_К подставляем в формулу 1.3 расчета вероятности первой ошибки декодирования P_1e и методом выбора значений J (требуемого количества проверочных уравнений ССК) определяем, при каком значении J, P_1e будет меньше или равно Р_ОШ.ДОП.

По расчетным значениям R и J из [1,2] и таблиц [7] выписываем табулированные степени порождающих полиномов. При J = 4 для ССК с R = 4/5 и P_K = 10^-4 из [1] выписываем степени к₀ = 4 порождающих полиномов.

(2.1)

3. Разработка и обоснование структурной электрической схемы проектируемого устройства (кодер)

Разработку структурной электрической схемы кодера ССК следует выполнять с определения основных функций кодера, к которым следует отнести [1-4]:

деление (разделение) символов входного информационного потока I (D) на к₀ ? 2 информационных подпотоков - I₁(D), I₂(D), . . . , I_K0(D); при к₀ = 1;

входной информационный поток не делится на подпотоки;

формирование проверочных (контрольных) символов Р_ПЕР. (D) из входных информационных символов;

объединение символов к₀ информационных подпотоков и проверочных символов (n₀-к₀) подпотоков в кодовый поток или в поток кодовых символов Тⁱ (D).

Для реализации данных нам функций необходимо определить функциональные узлы (блоки) кодера и далее объединить их в структурную электрическую схему.

Для выбранного ССК с R = k₀/n₀ = 4/5 основными функциональными узлами являются:

КРИ-1/4 - коммутатор разделения символов входного информационного потока I(D) на к₀ = 4 информационных подпотока;

ФПСк - формирователь проверочных символов кодера;

КОИ - n₀/1 или КОИ-5/1 - коммутатор объединения информации или символов к₀ = 4 информационных и (п₀-к₀) = (5-4) =1 одного проверочного подпотоков в единый кодовый поток.

В соответствии с [1-3] структурная электрическая схема кодера ССК будет иметь следующее построение (рис.3.1).

На рис. 3.1 приведена структурная электрическая схема кодера ССК со скоростью кода R = 4/5, N = 5. Входная информационная последовательность в виде многочлена I^(j) от источника информации поступает на вход коммутатора разделения информации (КРИ - 1/к) на к информационных подпотоков, символы которых поступают на входы коммутатора объединения информации (КОИ - N/1) и на входы формирователя проверочной последовательности кодера (ФППк).

Для управления работой блока КРИ-1/4, который состоит из 2-х регистров сдвига, используется делитель частоты на 4. Для управления работой блока КОИ-5/1, который состоит из дешифратора, используется двоичный счетчик с дешифратором до 5-и.

4. Разработка и обоснование функциональной электрической схемы проектируемого устройства (кодера)

Функциональная электрическая схема ФППк определяется скоростью кода (R), числом ортогональных проверок (J), количеством и видом образующихся многочленов (G^(J)), где j = 1,2, …, К_. ФППк из К информационных символов производится формирование символов (N-K) - проверочных подпотоков, которые поступают на входы КОИ (N/1) и который преобразует К информационных и (N-K) проверочных потоков в один последовательный кодовый поток или в кодовую последовательность. С выхода кодера кодовая последовательность поступает на вход устройства преобразования сигналов (УПС или модем) или канал связи.

В данном курсовом проекте известна скорость, равная 4/5, следовательно N = 5 и К = 4. исходя из того, что К = 4, количество многочленов равно 4, что позволяет определить количество информационных подпотоков. Отсюда следует, что КРИ (рис.4.1) имеет один вход, на который поступает одна информационная последовательность, а на его выходе получаем 4 выходных информационных подпотока, которые помимо проверочных подпотоков, равных (N-K), поступают на вход КОИ, впоследствии чего образуется кодовая последовательность на одном выходе.

Для многих ССК ненулевые коэффициенты образующих многочленов табулированы. Из таблицы [7] выбрали для I = 4 и R = 4/5 образующие многочлены вида (2.1)

ФППк, изображенный на рис.4.2, выполняется в виде последовательных регистров сдвига либо со встроенным, либо с вынесенным сумматорами по модулю два, выполняя тем самым операцию многочленов (операцию умножения).

Количество ячеек памяти равно максимальной степени образующих многочленов. Количество сумматоров по модулю два составляет (J-1)•K для R = K/N ? 2/3. При заданной скорости кода количество (4-1)• 4 - сумматоров равна 12, места подключения которых определяются показателем степеней ненулевых символов образующих многочленов. В данной работе ФППк выполнен по схеме, впервые предложенной Месси [4], сумматоры корой встроены в регистр сдвига и нумерация ячеек памяти производится справа налево.

Принцип действия функциональной схемы кодера состоит в следующем. При заданной скорости R = 4/5 и числа ортогональных проверок J = 4, информация в КОИ - ? разделяется на 4 информационных подпотока - I₁(D), I₂(D), I₃(D), I₄(D), символы которых одновременно поступают на входы КОИ и на входы соответствующих сумматоров, где далее производится формирование символов проверочной последовательности (Р).

Каждый входной символ четырех информационных подпотоков в течение m+1 тактов, где m - наивысший показатель степеней образующих многочленов. Следовательно, длина кодов ограничений ССК равна:

N_A = (m+1)•N = (26 + 1)• 4 = 135 (4.1)

КОИ 5/1 производит объединение пяти подпотоков - I₁(D), I₂(D), I₃(D), I₄(D) и Р) в один поток кодовой последовательности, где за (I₁(D), I₂(D), I₃(D), I₄(D) информационными символами следует один символ (P) проверочный, затем снова - 4 информационных и один проверочный и так далее.

КОИ-n₀/1 кодера ССК целесообразно выполнять в виде синхронных мультиплексоров на со-ответствующее число информационных и управляющих входов, а также формирователя сигналов управления мультиплексором. Формирователь сигналов управления может быть выполнен в виде двоичного счетчика с дешифратором (в виде кольцевого счетчика на n₀).

Для кодера ССК с R = 4/5 функциональная электрическая схема КОИ-5/1 имеет следующий вид (рис.4.3).

5. Разработка принципиальной электрической схемы проектируемого устройства (кодера)

5.1 Выбор и обоснование элементной базы

Разработка современных систем связи должна выполняться в соответствии со следующими правилами:

1. использование современных схематических решений;

2. простота схематических решений;

3. использование современной элементной базы;

4. наличие встроенных систем технического контроля и диагностики;

5. обеспечение минимального потребления электроэнергии;

6. обеспечение минимального веса, габаритов и, соответственно, стоимости проектируемых устройств;

7. выполнение требований к инженерным технологиям.

Для обеспечения минимальных габаритов, веса и потребляемой электроэнергии в современных системах связи используют ИМС. Выбор ИМС производится по следующей методике [5,6]:

1. верхняя граничная частота переключения выбираемых ИМС должна быть в 2…5 раз больше f_ТMAX;

2. минимальное потребление электроэнергии;

3. в выбранной серии ИМС должны обеспечивать широкий набор функциональных элементов;

4. ИМС должны иметь среднюю, высокую, сверхвысокую, степень интеграции;

5. ИМС должны быть легко доступными потребителям;

6. ИМС должны иметь минимальную стоимость.

В соответствии с приведенными выше правилами выбора ИМС осуществим их выбор. В соответствии с техническим заданием скорость передачи входного потока информационных символов f_ТВХ = 17,184 Мбит/с. В результате формирования проверочных символов второй поток у которого скорость будет больше f_ТВЫХ = 21,48 Мбит/с.

Для обеспечения надежности проектируемого устройства необходимо, чтобы верхняя граничная частота выбираемых микросхем была в 2…5 раз больше f_ТВЫХ. Данную верхнюю граничную частоту обеспечивают микросхемы серии К555, К530 и К500. для выбора конкретной серии микросхем необходимо установить какие микросхемы обеспечивают минимальное потребление энергии. Для этого необходимо выбрать базовые элементы проектируемого устройства. Базовым элементом считается такой элемент, который применяется наибольшее число раз. В нашем случае базовым элементом является D-триггер, т.к. на основе данного элемента реализуются все регистры сдвига.

В соответствии [6] D-триггеры в ИМС выбранных серий обеспечивают следующее потребление энергии:

Таблица 5.1.1 - Электрические параметры микросхем

Серия ИМС	Параметры ИМС
	потребляемая энергия, мА
К530 К500 К555	14 15 12

Из приведенных в таблице 5.1.1 данных следует, что наименьшее потребление электроэнергии обеспечивает микросхемы серии К555. Кроме того микросхемы данной серии имеют широкий набор функциональных элементов, а также их можно отнести к классу со средней степени интеграции.

Данные микросхемы находятся в свободной продаже и имеют сравнительно низкую стоимость. Таким образом, для разработки проектируемого устройства (кодера) используем ИМС серии К555, т.к. они удовлетворяют всем, вышеизложенным требованиям.

С появлением микросхем серии ТТЛ К1533 расход энергии на питание и работу этой серии стал еще меньше и составил в 1,5…2 раза меньше чем у серии К555 при сохранении и повышении быстродействия. К1533 имеет наибольший порог переключения 1,52 В и, как следствие, наибольшую помехоустойчивость. Таким образом, при проектировании принципиальной электрической схемы проектируемого устройства (кодера) будем использовать микросхемы серии К1533 как базовый элемент.

5.2 Разработка принципиальной схемы

Принципиальная электрическая схема КРИ-1/4 кодека (кодера) ССК выполнена с применением следующих ИМС: К555ИР15, K555ТМ7, К555ТМ2, К555ЛА4. Принципиальная электрическая схема представлена в приложении.

ФППк выполнен в виде схемы умножения со встроенным сумматорами и содержит микросхемы К1533ТМ9, которая включает в себя 6 D-триггеров, т.е. 6 регистров сдвига. Данный ФППк используется для формирования проверочной последовательности, а также для создания кодовой последовательности.

Сумматор по модулю 2 представляет собой [6] две микросхемы К1533И5 и К1533ЛП5, один из которых содержит два входа и один выход, а другой содержит девять входов, пять из которых мы используем и один выход. Эти сумматоры служат для формирования проверочной последовательности, а также для создания кодовой последовательности.

Блок КОИ-5/1 выполнен в виде восьмиканального мультиплексора, в котором содержится три адресных входа, управляемых с помощью счетчика микросхемы К1533Е19. Сброс и управление этого счетчика осуществляется с микросхемы К1533ЛН1, который представляет собой инверторы и выполняет логическую операцию «НЕ». Микросхема К1533ЛН1 также подключена к К555ЛИ6, которая выполняет логическую операцию m«И», где m - число входов.[6]

Заключение

В данной работе были рассмотрены способы задания и алгоритм кодирования ССК, а также разработана функциональная электрическая и принципиальная электрическая схемы. При разработке данной схемы были сделаны следующие выводы:

1. применение избыточных кодов снижает пропускную способность систем связи;

2. высокоскоростные ССК позволяют передавать информацию с заданной достоверностью при малой избыточности и дополнительным расширением полосы частот канала связи;

3. при одинаковой корректирующей способности данного кодека ССК (кодер-декодер) с алгоритмом ПД проще в реализации;

4. алгоритм работы данного кодека ССК прост и понятен для технического персонала систем связи;

5. кодек ССК обладает высокой технологичностью производства (содержит минимум различных ИМС), а также обеспечивает возможность их реализации в виде микропроцессорных устройств.

Исследование вопросов повышения эффективности кодеков ССК с алгоритмом порогового декодирования является важной задачей теории и практики помехоустойчивого кодирования.

Список используемых источников

1. Касами Т. и др. Теория кодирования. Под ред. Б.С. Цыбакова. - М.: Мир, 1978. - 576с.

2. Кларк Дж.Мл., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи. Под ред. Б.С. Цыбакова. - М.: Мир, 1987. - 392с.

3. Блейхут Р. Теория и практика кодов, контролирующих ошибки. Под ред. К.С. Зигангирова. - М.: Мир, 1986. - 578с.

4. Мэсси Дж. Пороговое декодирование. Под ред. Э.Л. Блоха. - М.: Связь, 1966. - 208с.

5. Шило В.Л. Популярные цифровые микросхемы: Справочник. М.: Радио и связь, 1987.-352 с.

6. Богданович М.И., Грель И.И., Дубина С.А. и др. Цифровые интегральные микросхемы: Справочник. Мн.: «Беларусь-Полымя», 1996. - 47-261с.

7. Методические указания и задания к курсовому проекту по дисциплине СДЭС/ Сост. Королев А.И., - Мн.: БГУИР, 1999. - 29с.

8. Королев А.И. Чуйко Э.А. Методическое пособие по курсу ПДС. Часть 1. Самоортогональные сверточные коды. Алгоритмы порогового декодирования - Мн.: МРТИ, 1984. - 29с.