Разработка устройства "Гирлянда" в программной среде Quartus

Последовательно-параллельные АЦП являются компромиссом между стремлением получить высокое быстродействие и желанием сделать это по возможности меньшей ценой. Последовательно-параллельные АЦП занимают промежуточное положение по разрешающей способности и быстродействию между параллельными АЦП и АЦП последовательного приближения. Последовательно-параллельные АЦП подразделяют на многоступенчатые, многотактные и конвеерные. В многоступенчатом АЦП процесс преобразования входного сигнала разделен в пространстве. В качестве примера на рисунке 1 представлена схема двухступенчатого 8-разрядного АЦП.

Рисунок 1 - структурная схема двухступенчатого АЦП

Верхний по схеме АЦП осуществляет грубое преобразование сигнала в четыре старших разряда выходного кода. Цифровые сигналы с выхода АЦП поступают на выходной регистр и одновременно на вход 4-разрядного быстродействующего ЦАП. Во многих ИМС многоступенчатых АЦП (AD9042, AD9070 и др.) этот ЦАП выполнен по схеме суммирования токов на дифференциальных переключателях, но некоторые (AD775, AD9040A и др.) содержат ЦАП с суммированием напряжений. Остаток от вычитания выходного напряжения ЦАП из входного напряжения схемы поступает на вход АЦП2, опорное напряжение которого в 16 раз меньше, чем у АЦП1. Как следствие, квант АЦП2 в 16 раз меньше кванта АЦП1. Этот остаток, преобразованный АЦП2 в цифровую форму, представляет собой четыре младших разряда выходного кода. Различие между АЦП1 и АЦП2 заключается прежде всего в требовании к точности: у АЦП1 точность должна быть такой же как у 8-разрядного преобразователя, в то время как АЦП2 может иметь точность 4-разрядного [1, с.6].

Грубо приближенная и точная величины должны, естественно, соответствовать одному и тому же входному напряжению Ивх). Из-за наличия задержки сигнала в первой ступени возникает, однако, временное запаздывание. Поэтому при использовании этого способа входное напряжение необходимо поддерживать постоянным с помощью устройства выборки - хранения до тех пор, пока не будет получено все число.

Напишем Verilog для «Преобразователя». Для этого зададим название модуля module kurs с входами (clk), (В), выходом (С). Зададим диапазон для выхода output [7:0].

Назначим для первого регистра reg [7:0] параметр А. Назначим для второго регистра reg [3:0] параметр D. Регистр reg в языке Verilog обозначает переменную, которая может хранить значение.

Ключевые слова posedge и negedge применяются для того, чтобы указать с каким фронтом сигнала (переменной) данное событие связано: с возрастающим (из лог. 0 до лог. 1) или спадывающим (из лог. 1 до лог. 0).

Запишем условия: с каждым тактом счетчика: если D не равен параметру 4'ё7(4-х битное десятичное число 7), то параметр D увеличивается на 4'd1 (4х битное десятичное число 1).

Конкатенация позволяет увеличить разрядность цепей, регистров и т.д. Ключевые символы «{}»

Далее с помощью конкатенации приводим условие, где регистр A равен объединению регистра А и входа B Установим непрерывную связь между выходом С и регистром A, через assign С=А.

Данный код приведен на рисунке 2.

С помощью Simulation Waveform editor задаем значение входов clk и B, выхода C проверяем преобразователь.

На вход clk задаем тактовый импульс с частотой в 50 Гц. На входе B выставляем "0" и "1" в восьмеричной разрядности

Рисунок 2 - Verilog для преобразователя.

Рисунок 3 - Simulation Waveform editor для преобразователя.

Наблюдаем значение разрядов на выходе C. За счет регистра D (тормоза) значения преобразователя фиксируются на значении 8-го разряда Данная проверка приведена на рисунке 3.

В данном случае был изучен принцип действия счетчика, при достижении определенного фиксирует данные значения.

Использованные источники

1. Одинец А.И., Науменко А.П. Цифровые устройства: АЦП и ЦАП: Учеб. пособие. - Омск: Изд-во ИРСИД, 2006.- 48 с.

Размещено на Allbest.ru