Размещено на http://www.allbest.ru/

МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РФ

Федеральное государственное бюджетное образовательное учреждение

высшего профессионального образования

«Воронежский государственный лесотехнический университет

имени Г.Ф. Морозова

Механический факультет

ПОЯСНИТЕЛЬНЬНАЯ ЗАПИСКА

КУРСОВОЙ РАБОТЫ

Дисциплина: Программирование микропроцессоров

Основные способы адресации в памяти

Студент группы ИС2-151-ОБ

Белов Семён Вадимович

___________________________

Руководитель, к.т.н., профессор

Зольников Константин Владимирович

___________________________

Воронеж, 2018

Оглавление

• Введение
• 1. Теоретичкая часть
• 2. Практическая часть
• Заключение
• Список используемой литературы

Введение

Работа микропроцессора невозможна без использования любого вида обращения к памяти, а именно адресации. При вычислении любых операций над данными необходимо знать размещение исходных данных, а также иметь свободный адрес для хранения результатов. Если команда использует два и более операнда, то необходимо задать адрес для каждого из них. Знание принципов построения микропроцессора, логики взаимодействия операндов способствует эффективному написанию кода для решения различных прикладных задач. Наличие знаний об способах использования адресации в микропроцессорах позволит создавать различной сложности алгоритмы.

Задачей данной курсовой работы заключается в рассмотрении коммуникационных портов, а также их использовании в микропроцессоре TMS320 S40.

• 1. Теоретичкая часть
• микропроцессор сигнальный программа
• Микропроцессор фирмы Texas Instruments семейства TMS320 S40 является сигнальным процессором. Так как вся его система команд ориентирована на быстрое выполнение алгоритмов цифровой обработки сигналов. К ключевым особенностям сигнальных процессора можно отнести

1. Конвейерное выполнение команд

2. Разделение памяти программы и памяти данных

3. Основной операционных блок выполняется за один цикл

4. Все вспомогательные арифметические блоки для вычисления адресов операндов выполняются за один машинный цикл

Применение сигнальных процессоров разнообразно - от встроенных микроконтроллеров в приборы бытового назначения до больших (до нескольких тысяч микропроцессоров) мультипроцессорных систем общего назначения. Одним из подходов к программированию таких систем является программирование на ассемблере. Программа имеет максимальную эффективность по быстродействию и используемой памяти, но большую трудоемкость в разработке. Другой подход предполагает использование языка высокого уровня. Вначале создается прототип программы на языке высокого уровня, получается ассемблерный текст каждого модуля программы и проводится вручную оптимизация ассемблерного кода для получения заданных временных характеристик программы или ее отдельных участков. Программирование (или оптимизация) на уровне ассемблерного кода позволяет максимально эффективно использовать особенности архитектуры и системы команд применяемого процессора.

Для изучения типов адресации микропроцессора рассмотрим основные его характеристики

цикл команды 50нс для тактовой частоты 40 МГц;	максимальный адресуемый объем памяти 16 Gb (4GЧ32);
разрядность операндов 32 бита;	встроенные коммуникационные порты до 20 Мб/с;
производительность до 275 MOPS;	встроенный сопроцессор прямого доступа к памяти (ПДП) до 75 MOPS;
одноцикловые операции с плавающей точкой 40/32 бита;	внутренний кэш команд на 512 байт;
скорость обмена данными через встроенные порты ввода/вывода до 100 Мб/с;	внутреннее ОЗУ 8 Кбайт.

В процессорах семейства TMS320 S40 возможны четыре основных режима адресации памяти данных:

1) Прямая адресация. Вся область памяти данных процессора объёмом 64К разделена на 512 страниц размером 128 16-ти разрядных слов каждая. В режиме прямой адресации, команда содержит только младшие 7 бит адреса ячейки памяти. Это поле при обработке адреса дополняется 9 битами регистра указателя страницы (DP) до полного 16-ти разрядного адреса. Таким образом, регистр DP указывает на одну из 512 возможных страниц памяти размером 128 слов, а 7-ми битовый адрес в слове команды указывает на определённую ячейку памяти на данной странице памяти. Регистр DP может быть загружен при помощи команд LDP (load data memory page pointer) или LST #0 (load status register STO).

2) Косвенная адресация. Восемь вспомогательных регистров (AR0 - AR7) обеспечивают гибкую и удобную косвенную адресацию в процессорах TMS320C5х. В случае косвенной адресации адрес операнда находится в текущем вспомогательном регистре. Для выбора текущего вспомогательного регистра необходимо загрузить в регистр указателя вспомогательного регистра (ARP) значение в диапазоне от 0 до 7.

Над содержимым вспомогательных регистров можно производить ряд арифметических операций с помощью арифметического устройства вспомогательных регистров - ARAU (Auxiliary Register Arithmetic Unit), которое выполняет арифметические операции над содержимом вспомогательных регистров в фазе декодирования команды. Это позволяет сформировать адрес перед фазой декодирования следующей команды. Использование ARAU позволяет модифицировать содержимое ARn после использования его содержимого в текущей команде, например, регистр может быть инкрементирован или декрементирован.

С помощью косвенной адресации, может быть адресована любая ячейка памяти в пределах 64К при помощи полного 16-ти разрядного значения, содержащегося во вспомогательном регистре.

Существует два основных вида модификации адреса при косвенной адресации:

- косвенная адресация с инкрементом и декрементом на 1;

- косвенная адресация с индексацией (изменением) на величину, содержащуюся в регистре INDX.

Во втором случае возможно в свою очередь два варианта:

- добавление или вычитание содержимого регистра INDX;

- добавление или вычитание содержимого регистра INDX по правилам бит реверсивной арифметики (обычно используется для реализации быстрых алгоритмов преобразования Фурье).

Во всех случаях содержимое вспомогательного регистра, указанного регистром ARP, используется как адрес операнда в памяти данных. ARAU осуществляет математические операции над содержимым указанного вспомогательного регистра.

После выполнения любой команды с косвенной адресацией в ARP может быть загружено новое значение. Если в ARP загружается новая величина, то старая величина загружается в буфер вспомогательного регистра состояния ST1.

Косвенная адресация может быть использована во всех командах, кроме команд с непосредственными операндами или без операндов.

3) Непосредственная адресация. В случае непосредственной адресации операнд содержится непосредственно в слове команды. В процессорах `C5x имеются однословные команды с непосредственной адресацией (8-битовые, 9-битовые и 13-битовые константы) и двухсловные (16-битные константы) длинные команды с непосредственной адресацией. В коротких командах непосредственный операнд находится прямо в слове. В длинных командах непосредственный операнд содержится во втором слове.

4) Циклическая адресация представляет метод адресации, при котором происходит циклическое обращение к ячейкам некоторой области памяти (к ячейкам буфера), т.е. при достижении конца буфера автоматически происходит переход к его началу и наоборот. В пределах буфера для указания адреса используется вспомогательный регистр (т.е. косвенный принцип адресации). При инкременте содержимого регистра (увеличении адреса) при достижении последней ячейки буфера в этот регистр автоматически заносится начальный адрес буфера.

Рис.1 Циклический буфер

На рисунке 1 приведен алгоритм циклической адресации. Рисунок показывает, как будет распределяться последовательность отсчетов входного сигнала в буфере длиной 6 ячеек. В таком буфере, например, можно организовать линию задержки на 5T, где T - интервал дискретизации. Для этого надо последовательно считывать отсчеты x (0) и x(5), x(1) и x(6) и т.д.

В процессорах семейства TMS320 S40 имеется аппаратный механизм реализации циклических буферов, которые позволяют организовать два одновременно действующих циклических буфера, управляемых с помощью вспомогательных регистров. Существует 5 регистров, с помощью которых осуществляется управление циклическими буферами:

- CBSR1 - регистр начального адреса первого циклического буфера;

- CBSR2 - регистр начального адреса второго циклического буфера;

- CBER1 - регистр конечного адреса первого циклического буфера;

- CBER2 - регистр конечного адреса второго циклического буфера;

- CBCR - регистр управления циклическими буферами.

Чтобы задать циклический буфер, необходимо вначале загрузить адреса начала и конца в соответствующие регистры циклического буфера, затем определить вспомогательный регистр, который будет работать указателем на ячейку памяти внутри циклического буфера. И в завершение установить бит разрешения работы соответствующего циклического буфера в регистре CBCR.

Общая схема архитектуры на примере процессора TMS3 2OC4x представлена на рис. 2

Процессор TMS320C4x имеет адресное пространство в 4G слов (4GЧ32), которое является общим для памяти программ, памяти данных и портов ввода/вывода. Карта памяти управляется уровнем на входном контакте ROMEN и для различных значений этого сигнала показана на рис.3



Рис. 2 Общая схема архитектуры

Рис. 3 Карта памяти управления уровнем на входном контакте ROMEN для различных значений

Как видно из рисунка, сигналом ROMEN управляется только начальная зона адресного пространства величиной в 1М слов. В случае ROMEN=0 - это внешняя память, доступная процессору через локальную шину, а в случае ROMEN=1 - это внутреннее ПЗУ, содержащее начальный загрузчик (адреса00000000h - 00000FFFh), который используется при загрузке программ из внешнего ПЗУ или с одного из коммуникационных портов. Работа начального загрузчика описана в п.1.12. Следующие 1М слов используются для адресации внутренних периферийных устройств: таймеров, коммуникационных портов, регистров сопроцессора ПДП и регистров управления внешними шинами

Адресное пространство 00300000h - 7FFFFFFFh принадлежит внешней локальной шине, а 80000000h-FFFFFFFFh - внешней глобальной шине. К ши нам могут подключаться память или устройства ввода/вывода с различным быстродействием. При обращении в зону адресов 00000000h - 00300000h операций на локальной шине не производится (не вырабатывается строб шины), если ROMEN = 1. Если входной сигнал ROMEN = 0, на локальной шине производится передача данных при обращении по адресам 00000000h - 000FFFFFh. Каждая шина содержит два набора сигналов, управляющих передачей данных по шине (называемых STRB0 и STRB1), и набор сигналов, управляющих доступом(в случае разделяемой памяти в МП системах).Логика работы каждой шины определяется собственным регистром управления, в котором программируется адресное пространство, размер страницы памяти, режим формирования сигнала готовности и количество тактов ожидания (0-7) для каждого из стробов STRB0 и STRB1. Адреса регистров управления внешними шинами:0010 0000h - регистр управления глобальной шиной (GMICR);0010 0004h - регистр управления локальной шиной (LMICR).

Обладая этим набором регистров можно реализовать пять типов адресации операндов

1. Регистровая

2. Прямая

3. Косвенная

4. Непосредственная

5. Относительная

При задании операндам регистровой адресации их значения содержатся в регистрах процессора. Список регистров представлен на рисунке

Рис. 4 Список регистров

Во время формирования прямой адресации создаётся две компоненты, первая содержит указатель страницы памяти данных, а вторая это 16 разрядное поле прямого адреса из слова команды. Схема формирования адреса приведена на рисунке

Рис. 5 Схема формирования адреса

Для формирования адреса операнда используются содержимое вспомогательных регистров AR0-AR7, смещение, указанное в слове команды и содержимое индексных регистров IR0, IR1 в различных сочетаниях. Процессор TMS320C4x имеет 26 режимов косвенной адресации. Среди них можно выделить следующие группы:

1. не модифицирующие вспомогательный регистр

2. осуществляющие модификацию вспомогательного регистра до его использования в качестве адреса

3. модифицирующие вспомогательный регистр после его использования для адресации операнда

4. использующие специальную модификацию вспомогательного регистра

Во время формирования непосредственной адресации операнд располагается в восьми или шестнадцати младших битах слова команды. В зависимости от типа данных, принятых для конкретной команды, поле операнда может интерпретироваться как без знаковое целое, целое со знаком или число в коротком формате с ПТ. Синтаксис адресации: expr.

Относительная адресация используется в командах переходов. Выполнение команды перехода заключается в изменении программного счетчика PC на величину константы (смещения перехода), содержащейся в 16 или 24 младших битах слова команды.

Смещение перехода является целым числом со знаком. Оно вычисляется:

для стандартных переходов

СМЕЩЕНИЕ = АДРЕС ПЕРЕХОДА - (АДРЕС КОМАНДЫ ПЕРЕХОДА + 1);

для задержанных переходов (см. п.1.12)

СМЕЩЕНИЕ = АДРЕС ПЕРЕХОДА - (АДРЕС КОМАНДЫ ПЕРЕХОДА + 3

Процессор TMS320C4x не может выполнять операции типа память-память, поэтому один из операндов всегда имеет регистровую адресацию. В большинстве команд процессора регистровая адресация одного из операндов может сочетаться с любым типом адресации второго операнда, за исключением относительной адресации. Как правило, приемником результата операции всегда является регистр, кроме команд сохранения (типа STI, STF), где приемником служит память с косвенной или прямой адресацией. Команды безусловных переходов используют относительную адресацию с 24-разрядным смещением, а команды условных переходов - относительную с 16-разрядным смещением или регистровую адресацию

Параллельные команды используют только регистровую и косвенную адресацию. Из четырех источников операндов два должны быть в регистрахR0-R7 (регистры R8-R11 не используются этими командами), а два должны использовать косвенную адресацию с disp = 0, 1, IR0, IR1. Приемниками результатов операций могут быть только регистры. Для первой операции - R0 или R1, для второй - R2 или R3.

Рис. 6 Основной набор шин процессора коммуникационных портов

Процессор TMS320C4x содержит шесть идентичных высокоскоростных коммуникационных портов, каждый из которых обеспечивает двунаправленный параллельный полудуплексный интерфейс с другими процессорами или внешней периферией. Внутренняя архитектура одного порта показана на рис.1.6.Каждый коммуникационный порт содержит следующие компоненты:*Входной канал - восьмиуровневый 32-разрядный буфер FIFO (первым при-шел - первым вышел) со схемами управления и состояния для приема данных, поступающих с внешней шины порта;*Выходной канал - восьмиуровневый 32-разрядный буфер FIFO для временного хранения данных, передаваемых на внешнюю шину порта;*Арбитр порта - устройство, определяющее использование внешней шины порта (направление передачи данных); Регистр управления коммуникационным портом .

Коммуникационный порт взаимодействует с внешним устройством или коммуникационным портом другого процессора с использованием 8-разряднойшины данных CxD(0-7) и двунаправленных сигналов управления CREQx,CACKx, CSTRBx, CRDYx. В каждый момент времени коммуникационный порт может находиться только в одном из режимов: прием данных или их передача(полудуплексный обмен). Режим работы порта определяется его арбитром и отражается в бите PORT DIR регистра управления. Арбитр переводит порт в ре-жим передачи данных, если получает право ( маркер ) на использование шины данных. На рис. 7 показано назначение и направление сигналов внешней шины в зависимости от режима работы порта.

По сигналу сброса RESET порты 0, 1 и 2 процессора устанавливаются в режим передачи данных, а порты 3, 4 и 5 - в режим приема. Логику работы коммуникационного порта рассмотрим на примере связи двух процессоров TMS320C4x (рис. 1.7). Порт 0 процессора A, установленный сигналом сброса в режим передачи, связан с одноименными линиями порта 3 процессора В, находящегося после сброса в режиме приема (порт 0 процессора A владеет маркером шины).

Рис. 7 Архитектура коммуникационного порта

Если в выходном буфере коммуникационного пор-та 0 процессора A имеется хотя бы одно слово данных, начинается передача слова. Байты слова выставляются на шину данных, начиная с младшего. Байт сопровождается сигналом CSTRB0 низкого уровня. Порт 3 процессора B принимает байт с шины данных и отвечает сигналом CRDY3 низкого уровня. Если в выходном буфере порта 3 процессора B появится слово данных, арбитр порта3 выработает сигнал CREQ3 запроса маркера шины. После передачи очередного слова арбитр порта 0 процессора A проанализирует сигнал CREQ0=CREQ3, выдаст сигнал передачи маркера шины CACK0 на порт 3 процессора B и переведет порт 0 процессора A в режим приема. Арбитр порта 3 процессора B примет сигнал CACK3=CACK0 и переведет свой порт в режим передачи. Передача данных пойдет аналогично, но из процессора B в процессор A. Если у процессора A еще есть данные в выходном буфере, его арбитр выработает запрос маркера шины на процессор B и все повторится.

Рис. 8 Направление сигналов внешней шины

Проверка запроса маркера CREQx производится арбитром порта, осуществляющего передачу (владеющего маркером), после передачи каждого слова данных для избежания монополизации шины данных одним из портов.

Рис. 9 Пример связи процессоров через коммуникационные порты

Логика работы коммуникационного порта незаметна для программиста, и, с его точки зрения, коммуникационный порт представляет из себя двунаправленный 32-разрядный интерфейс, имеющий три регистра в адресном пространстве периферийных устройств: регистр управления, входной порт и выходной порт. Распределение адресов коммуникационных портов в адресном пространстве показано на рис. 1.8, а назначение битов регистра управления. Следует отметить, что программно могут изменяться только биты ICH иOCH регистра управления. Поля OUTPUT LEVEL иINPUT LEVEL изменяются косвенно. Поле OUTPUTLEVEL увеличивается на единицу при записи слова в регистр выходного порта, поле INPUT LEVEL уменьшается на единицу при считывании регистра входного порта. Синхронизация коммуникационных портов с CPUи DMA поддерживается двумя способами. Простейшей формой синхронизации является использование внутренних сигналов готовности. Если CPU или DMA сопроцессор пытаются прочитать пустой входной буфер или записать в заполненный выходной буфер, вырабатывается сигнал неготовности, переводящий CPU или DMA в состояние ожидания. В этом случае цикл доступа к буферу растягивается до появления сигнала готовности. Сигналами готовности являются внутренние сигналы OCRDY для выходного буфера и ICRDY для входного буфера. Для синхронизации по прерываниям коммуникационный порт генерирует четыре внутренних сигнала, перечисленных на рис. 10

Рис. 10 Регистры управления коммуникационных портов

Прерываниями CPU от коммуникационных портов управляют биты 1-24регистра разрешения внутренних прерываний IIE (см. п.1.3), вектора прерываний коммуникационных портов приводятся в табл.1.3. Примечательно, что внутренние сигналы ICFULL, ICRDY, OCRDY и OCEMPTY не отражаются в регистре IIF. Информация о состоянии этих сигналов может быть получена из полей OUTPUT LEVEL и INPUT LEVEL регистра управления соответствующего коммуникационного порта. Для синхронизации коммуникационных портов и каналов сопроцессора ПДП используются только сигналы ICRDY и OCRDY.

Рис. 11 Внутренние сигналы прерывания от коммуникационных портов

2. Практическая часть

В практической части используется программа C4x Simulator Composer

Целью данной курсовой работы в практической части заключается рассмотрение команды LDI||STI проверка её при разных значениях.

На рисунке видно, как работает данная программа.



Рис. 12 рассмотрение команды LDI|| STI

*************************************************************

* Test Name

* ldi.asm

*************************************************************

* Test Intent

* Тестирование инструкций LDI||STI с различной адресацией

*************************************************************

* Test Notes

* Адрес вектора reset - 80000000h

* Адрес вектора ошибок - 80000050h

*************************************************************

* Test Results

* В случаи правильного прохождения теста по адресу 80000050h записывается 1.

При возобновлении ошибки по адресу 80000050h записывается 2

*************************************************************

Выполнил:

Студент гр. Belov Semyon

*************************************************************

.version 40

.global _c_int00

_myvect: .sect "vectors"

RESET.word _c_int00

_stack .usect "MyStack", 50 ; stack

.sect "var"

ERROR: .space 1

.text

stacka .word _stack ; stack adr

ivta .word _myvect ; int table adr

data0 .word 111h ; test data

data1 .word 222h

data3 .word 333h

data4 .word 444h

data5 .word 555h

data6 .word 666h

data7 .word 777h

data8 .word 888h

data9 .word 999h

dataA .word 0aaah

dataB .word 0bbbh

dataC .word 0ccch

dataD .word 0dddh

dataE .word 0eeeh

dataF .word 0fffh

fAdr .word dataF

*************************************************************

************************* Init Prog ****************************

_c_int00:

LDPK 8000h

LDI @stacka, SP

LDI 0h, R1 ; Clear Registers

LDI 0h, R0

LDI 0h, AR0

LDI 0h, IR0

LDI 0h, IR1

STI R0, @50h ; Reset result

LDI 100h,IR1

LDI 100h,R2

LDI 100h,R3

LDI 100h,IR0

*************************************************************

; src - Register

ldi @fAdr, AR7

ldi *AR7,R0

|| sti R3,*AR7 ; Instruction

xor R2,R4 ; test

bnz ERR

BR STOP

*************************************************************

ERR:

ldi 2h, R0

STI R0, @50h ; store result test FALL

STOP:

BR $

nop

nop

nop

.end

Заключение

В ходе выполнения данной курсовой работы были представлены коммуникационные порты разработан микропроцессор фирмы Texas Instruments семейства TMS320c4x. Была описана его архитектура, структура памяти. Был описан список регистров.

В рамках курсовой были разработаны основные способы адресации в памяти. В практической части по основным способам адресации было реализована команда LDI|| STI. Был получен результат для различных ответов команды XOR.

Список используемой литературы

1. TMS320C4x User's Guide (SPRU063A).- Dallas, Texas: Texas Instruments, Inc., 1994.- 712 p.

2. TMS320 Floating-Point DSP Assembly Language Tools User's Guide (SPRU035B).- Dallas, Texas: Texas Instruments, Inc., 1995.- 450 p.

3. TMS320C4x C Source Debugger (SPRU054).- Dallas, Texas: Texas Instruments, Inc., 1992.- 344 p.

4. Транспьютеры. Архитектура и программное обеспечение: Пер. с англ./Под ред. Г.Харпа.-М.: Радио связь, 1993.- 304 с.

5. Шоу А. Логическое проектирование операционных систем: Пер. с англ.- М.: Мир, 1981.- 360 с.

6. Сверхбольшие интегральные схемы и современная обработка сигналов: Пер. с англ./Под ред. С. Гуна, Х. Уайтхауса, Т. Кайлата. - М.: Радио и связь, 1989.- 472 с.

7. Оппенгейм А.В., Шафер Р.В. Цифровая обработка сигналов: Пер. с англ./ Под ред. С.Я.Шаца.- М.: Связь, 1979.- 416с.

8. Мотоока Т., Томита С., Танака Х. и др. Компьютеры на СБИС: В 2 кн.: Пер. с япон.- М.: Мир, 1988.- 392 с.

9. Копченова Н.В., Марон И.А. Вычислительная математика в примерах и задачах:-М.: Наука, 1972.- 368 с

Размещено на Allbest.ru