Современный этап развития научно-технического прогресса характеризуется широким применением электроники и микроэлектроники во всех сферах жизни и деятельности человека. Важную роль при этом сыграло появление и быстрое совершенствование интегральных микросхем основной элементной базы современной электроники. Цифровые интегральные микросхемы применяются в вычислительных машинах и комплексах, в электронных устройствах автоматики, цифровых измерительных приборах, аппаратуре связи и передачи данных, медицинской и бытовой аппаратуре, в приборах и оборудовании для научных исследований и т.д.

В настоящее время сведения о цифровых интегральных схемах необходимы не только специалистам по радиоэлектронике, но и радиолюбителям, следовательно, арифметическими и логическими основами вычислительной техники должен обладать каждый студент радиотехнического факультета.

Начальный этап развития вычислительной техники характеризовался проектированием элементов, функциональных узлов, машин и систем в целом. Появление типовых систем элементов, типовых серий микросхем сделало проектирование логических структур нижним иерархическим уровнем разработок. Создание микросхем высокой сложности означало переход на новую ступень. От проектировщиков потребовалось умение использовать стандартные и программируемые микросхемы, хотя и выполненные в виде готового модуля, но сложной внутренней структуры, дающей широкие возможности организации различных способов функционирования.

1. Алгоритм реализации арифметической операции

В задании по курсовому проектированию требуется разработать логическую схему арифметического устройства для выполнения операции:

F=3A+2B, если А кратно 3, иначе: F=2A+3B

Исходные данные проекта:

1. Числа А, В - положительные, смешанные.

Количество разрядов целой части - 3, дробной - 2.

2. Результат представить в нормализованном виде с плавающей точкой.

3. Комбинационную схему реализовать в базисе 2И; 3ИЛИ; НЕ.

Поставленная задача реализована следующим образом. На вход цифрового устройства подаются два пятиразрядных числа. Сначала необходимо определить знак числа А, и в зависимости от него (знаковый бит) выполнить в определенной последовательности над введенными числами арифметические операции. Поскольку выполняемые при различных условиях действия схожи, нет необходимости разрабатывать отдельные схемы для каждого из них. Вычитание и произведение происходят в блоке вычитания и блоке умножения. Разница состоит в коммутации, которая осуществлена блоком мультиплексоров. Управляющим сигналом для мультиплексоров является знак числа А.

В зависимости от наличия сигнала высокого уровня на селекторных входах мультиплексоров DD1 и DD2, данные с входа подаются в определенном направлении в блоки вычитания и умножения. Вычитание происходит с помощью сумматора, путем сложения данных и числа “3” в дополнительном коде. Элементы ИЛИ - DD6-DD19 - необходимы для умножения, как и сумматор DD32. Регистры необходимы для хранения промежуточных результатов вычислений, а также для хранения конечного результата.

Операция умножения состоит из ряда последовательных сложений. Сложением управляют разряды множителя: если в очередном разряде множителя содержится единица, то к сумме добавляется множимое. Умножения начинается с младших разрядов множимого, и при этом происходит сдвиг множимого вправо. Если принять множитель = А = 0,а₁а₂…а_n , а множимое = B = 0,b₁b₂….b_n= b₁2^-1+b₂2^-2++b_n2^-n+b_n2^-n, то

Мн•Мт = С=А•В= 0,а₁а₂…а_n ( b₁2^-1+b₂2^-2+…+b_n2^-n) = 0+(b₁•0,а₁а₂…а_n)2^-1+…+(b_n-1•0,а₁а₂…а_n)2^-(n-1)+(b_n•0,а₁а₂…а_n)2^-n = 0+b₁•A2^-1+…+b_n-1•A2^-(n-1)+…+b_n•A2^-n=0+b_n•A2^-n+b_n-1•A2^-(n-1)+…+b₁•A2^-1 = (…((0+b_n•A)2^-1+b_n-1•A)2^-1+…+b₁•A)2^-1

2. Блок-схема устройства

Регистры - самые распространенные узлы цифровых устройств. Они оперируют с множеством связанных переменных, составляющих слово. Над словами выполняется ряд операций: прием, выдача, хранение и сдвиг в разрядной сетке. В разработанной схеме присутствует два последовательных регистра и один статический (для хранения конечного результата). Регистры состоят из разрядных схем, в которых имеются триггеры и, чаще всего, также и логические элементы.

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

В качестве триггеров, использующихся в регистрах, выбран ТТ - триггер, состоящий в свою очередь из D - триггеров. Схема D - триггера на элементах И-НЕ и его условное графическое обозначение изображены на рисунке 4.

При С=0 на выходах элементов 1 и 2 действуют единичные сигналы и цепь памяти сохраняет своё состояние. При С=1 состояние элементов 1 и 2 определяется информационным сигналом: если D=1, то и на выходе Q установиться единиться, а при D=0 будет Q=0. Для сброса триггера в нуль служит вход R.

алгоритм арифметический операция синхронизация

Рисунок 5. ТТ-триггер: а) комбинационная схема; б) УГО

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Двухступенчатый, или ТТ - триггер состоим из двух D - триггеров. Один триггер записывает по единице на входе, второй - по нулю.

Т.о, получен триггер, в который записывается информация по импульсу на входе. На таких триггерах можно построить n-разрядный регистр. Регистр предназначен для хранения n-разрядного числа. Число подаётся на информационные входы. Число запишется только по импульсу на входе С. По сигналу на входе R регистр обнуляется.

Для реализации схемы последовательного регистра выход каждого последующего триггера соединяется со входом последующего. Такая реализация позволяет использовать регистр для сдвига числа в операции умножения. На схеме, показанной ниже, реализована операция сдвига влево. Для того, чтобы реализовать схему сдвига вправо, надо поменять последовательность соединения триггеров.

Так как регистр обеспечивает сдвиг в область старших разрядов, то для того чтобы не было потерь значащих разрядов, количество разрядов в сдвиговом регистре должно соответствовать количеству возможных «лишних» разрядов.

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

3.3 Составление комбинационной схемы сумматора

Сумматоры выполняют арифметическое (в противоположность логическому) сложение и вычитание чисел. Они имеют самостоятельное значение и являются также ядром схем АЛУ, реализующих ряд разнообразных операций и являющихся непременной частью процессоров.

Сумма i-х разрядов выражается следующим образом:

где S_i - сумма двух разрядов,

Ai - i-разряд числа A,

Bi - i-разряд числа B,

Сi-1 - переполнения суммы предыдущих разрядов.

Это выражение легко реализуется на элементах алгебры Жегалкина (рисунок 8).

Перенос, сформированный на этом разряде:

где Ci - переполнения суммы разрядов.

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Для организации операции суммирования двух n-разрядных чисел наиболее целесообразно использовать параллельный сумматор с последовательным переносом, который представлен на рис.9.

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

4. Анализ и синхронизация работы устройства

Пусть на входы А и В устройства подаются следующие числа:

; ;

Поскольку в числе А присутствует знаковый бит, на V-вход мультиплексора DD1 будет подан сигнал высокого уровня (далее - 1), а на V - вход мультиплексора DD2 - будет присутствовать сигнал низкого уровня (далее - 0). Т.е. на выходах DD1 будет присутствовать последовательность 1101011, начиная со старшего бита (число А со знаковым битом), а на выходах DD2 - 0101000 (число В со знаковым битом). После этого (за 6 тактов) число А с выхода мультиплексора DD1 поступает на вход последовательно-параллельного регистра DD3, где оно будет содержаться, как сдвигаемое вправо множимое. В то же время число В будет подано на входы последовательно-параллельного регистра DD4, который необходим для хранения уменьшаемого. С регистра DD4 данные (число В) поступят на первую группу входов сумматора DD5, где будет произведено вычитание числа 3 из уменьшаемого.

Элементы И DD6 - DD19 участвуют в умножении и играют роль ключей. Они пропустят данные с выхода сумматора DD6 на сумматор DD20 только при поступлении 1 с регистра DD3. Т.о. будет осуществлено умножение, т. е, если в очередном разряде множителя содержится единица, то к сумме добавляется множимое. В итоге после всех проделанных операций в регистре DD21 будет сохранен результат 1 101011000.

5. Проектирование логической схемы устройства и блока синхронизации

Пусть на входы А и В устройства подаются следующие числа:

;

Поскольку в числе А присутствует знаковый бит, на V-вход мультиплексора DD1 будет подан сигнал высокого уровня (далее - 1), а на V - вход мультиплексора DD2 - будет присутствовать сигнал низкого уровня (далее - 0). Т.е. на выходах DD1 будет присутствовать последовательность 1101011, начиная со старшего бита (число А со знаковым битом), а на выходах DD2 - 0101000 (число В со знаковым битом). После этого (за 6 тактов) число А с выхода мультиплексора DD1 поступает на вход последовательно-параллельного регистра DD3, где оно будет содержаться, как сдвигаемое вправо множимое. В то же время число В будет подано на входы последовательно-параллельного регистра DD4, который необходим для хранения уменьшаемого. С регистра DD4 данные (число В) поступят на первую группу входов сумматора DD5, где будет произведено вычитание числа 3 из уменьшаемого.

Элементы И DD6 - DD19 участвуют в умножении и играют роль ключей. Они пропустят данные с выхода сумматора DD6 на сумматор DD20 только при поступлении 1 с регистра DD3. Т.о. будет осуществлено умножение, т. е, если в очередном разряде множителя содержится единица, то к сумме добавляется множимое. В итоге после всех проделанных операций в регистре DD21 будет сохранен результат 1 101011000.

6. Моделирование работы устройства

Пусть на входы А и В устройства подаются следующие числа:

;

Поскольку в числе А присутствует знаковый бит, на V-вход мультиплексора DD1 будет подан сигнал высокого уровня (далее - 1), а на V - вход мультиплексора DD2 - будет присутствовать сигнал низкого уровня (далее - 0). Т.е. на выходах DD1 будет присутствовать последовательность 1101011, начиная со старшего бита (число А со знаковым битом), а на выходах DD2 - 0101000 (число В со знаковым битом). После этого (за 6 тактов) число А с выхода мультиплексора DD1 поступает на вход последовательно-параллельного регистра DD3, где оно будет содержаться, как сдвигаемое вправо множимое. В то же время число В будет подано на входы последовательно-параллельного регистра DD4, который необходим для хранения уменьшаемого. С регистра DD4 данные (число В) поступят на первую группу входов сумматора DD5, где будет произведено вычитание числа 3 из уменьшаемого.

Элементы И DD6 - DD19 участвуют в умножении и играют роль ключей. Они пропустят данные с выхода сумматора DD6 на сумматор DD20 только при поступлении 1 с регистра DD3. Т.о. будет осуществлено умножение, т. е, если в очередном разряде множителя содержится единица, то к сумме добавляется множимое. В итоге после всех проделанных операций в регистре DD21 будет сохранен результат 1 101011000.

Заключение