Разработка и моделирование схемы устройства для побайтной передачи информации в однопроводную линию

7

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Введение

побайтный цифровой запоминающий регистр

Роль РЭС сложно недооценить. Современный человек не мыслит себя без связи и устройств её обеспечивающих. В каждой сфере деятельности человека есть потребность в приеме и передачи информации. Авиационная и космическая отрасль в принципе не возможна без наличия РЭС, так как они обеспечивают связь, наведение и управление. Например: благодаря радиолокации различные летательные аппараты могут ориентироваться в пространстве, их могут отслеживать с земли, производить разведку и т.д.

Но как реализовывать все это? В настоящий момент наиболее удобный способ: реализация на базе цифровой техники. Она весьма удобна, так как по сравнению с аналоговыми устройствами имеет относительно небольшие габариты, хорошие показатели надежности и быстродействия, а главное - универсальность. Изменяя программное обеспечение, можно подстраивать устройства под нужные нам задачи, то есть, имея некий типовой блок, мы можем применить его в разных условиях, переделав программную часть. Это очень удобно, так как не требует создания нового устройства (платы) под каждую новую ситуацию.

Цифровая обработка сигналов осуществляется в реальном времени с использованием специальных вычислительных устройств и является основой работы большинства цифровых устройств, существующих на данный момент. В ней крайне интересная область: проектирование на ПЛИС. Используя ПЛИС, мы можем посредством моделирования в специальных программных средах, создать практически любое устройство, осуществляющее цифровую обработку информации.

В данной курсовой работе рассмотрен канал связи, по которому последовательно будут передаваться данные из оперативной памяти. Почему данное устройство будет реализовано с использованием цифровой элементной базы, а именно - ПЛИС? Просто в этом случае нам не потребуется создавать отдельную плату с аналоговыми элементами, нам требуется только написать требуемое программное обеспечение (далее ПО) и отладить его. Причем ПО будет подходить к большинству современных ПЛИС, то есть будет универсально. Быстродействие и надежность тоже будут оставаться на хорошем уровне.

Теперь поговорим о задачах, что нам надо решить для достижения цели.

Для последовательной передачи данных достаточно одной линии, по которой могут последовательно передаваться биты данных. Приемник должен уметь распознавать, где начинается и где заканчивается сигнал, который отвечает каждому биту данных. Иначе говоря, передатчик и приемник должны уметь синхронизироваться. Если качество синхронизации низкое (за время передачи одного бита несогласованность достигает нескольких процентов), используется асинхронный режим передачи данных: выполняется согласование синхрогенераторов в начале передачи каждого байта. Как правило, передача байта начинается со специального старт-бита, потом идут биты данных, за ними идет бит четности. После всех битов данных передается стоп-бит. Старт-бит и стоп-бит всегда имеют определенное значение: старт-бит кодируется логическим нулем, а стоп-бит - логической единицей. Между передачей стоп-бита одного байта и старт-бита следующего байта может проходить произвольное время. Следовательно, нам надо создать несколько регистров, которые будут принимать информацию, преобразовывать её в последовательный ряд, добавляя дополнительные биты, описать ОЗУ и схему что будет подсчитывать контрольный код четности.

Данное устройство может применяться как в радиолокации, так и в радиосвязи, преобразуя пакеты информации в череду последовательных сигналов. Это может быть необходимо когда невозможно выделить более одной линии для передачи информации или когда не требуется большая скорость передачи.

1. Структурная схема устройства для побайтной передачи информации

Для того чтобы начать разработку какого либо проекта требуется определиться с его концепцией. Для этого составляется структурная схема, на которой будут отражены основные элементы устройства, а также логика его расположения (если оно является составной частью радиоэлектронного комплекса)

2. Виды передачи информации в цифровом виде и её особенности

Приступая к описанию самого устройства надо понимать, что из себя представляет последовательная информационная «посылка» и из чего она состоит.

Последовательная посылка состоит из бит данных, бит синхронизации (старт и стоп-биты), а также опционального бита паритета для поиска ошибок. Устройства могут поддерживать разные форматы посылок, состоящие из:

· 1 старт-бита;

· 5, 6, 7, 8 или 9 бит данных;

· без паритета, с битом четности, с битом нечетности;

· 1 или 2 стоп-бита;

Посылка начинается со старт-бита, а за ним следует передача бит данных, начиная с самого младшего разряда. Затем следует передача остальных бит данных, которая заканчивается передачей старшего разряда данных. Если разрешена функция контроля паритета, то сразу после бит данных передается бит паритета, а затем стоп-биты. После завершения передачи посылки имеется возможность либо передавать следующую посылку либо перевести линию связи в состояние ожидания (высокий уровень).

Любая информацию передается в нескольких режимах: синхронном, асинхронном, изохронном и плезиохронном.

Асинхронный режим сильно зависит от погрешностей синхрогенераторов, что задает моменты приема битов. Чем выше скорость передачи, тем более эта погрешность. В результате этих и некоторых других ограничений скорость передачи в асинхронном режиме ограничена сотнями килобит в секунду (стандартные скорости: 50, 75, 110, 150, 300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200 бит/с).

Если синхронизация очень качественна (например, используется дополнительная линия, по которой передается синхросигнал), то можно передавать поток данных без дополнительной синхронизации отдельных байтов. Такой режим называется синхронным. Передача битов данных опережается и заканчивается выдачей в канал символа синхронизации. При отсутствии данных передатчик должен постоянно передавать в канал символы синхронизации.

В случае изохронной передачи отправление кадров данных происходит в заданные (известные приемнику и отправителю) моменты времени. При этом данные, переданным одним узлом с постоянной скоростью, будут поступать к приемнику с той же скоростью. Изохронная передача необходима, например, для доставки оцифрованного видеоизображения или звука.

Плезиохронная передача требует внутренней синхронизации узлов от источников с номинально совпадающими частотами. Термин «плезиохронная» значит «почти синхронная», поскольку частоты источников точно не совпадают, и впоследствии накапливается разногласие, которое компенсируется вставкой фиктивных данных [3].

Самым лучшим вариантом в данном случае является синхронная передача, так как она позволяет нивелировать проблемы возникающие из-за задержек в ПЛИС, надежна и наиболее удобна в реализации. Удобнее всего реализовывать вариант с синхронной передачей сигналом с помощью D-триггеров. Для грамотного его использования требуется пояснить принцип и особенности его работы.

3. D - триггер

D-триггер (от английского DELAY) называют информационным триггером, также триггером задержки. D - триггер бывает только синхронным. Он может управляться (переключаться) как уровнем тактирующего импульса, так и его фронтом. Для триггера типа D, состояние в интервале времени между сигналом на входной линии и следующим состоянием триггера формируется проще, чем для любого другого типа [5].

По синхроимпульсу D-триггер принимает то состояние, которое имеет входная линия, согласно управляющей таблице состояний, приведенной на рисунке 1, а. На рисунке 1, б приведены временные диаграммы, поясняющие его работу

Как следует из управляющей таблицы, D-триггер имеет как минимум две входные линии: одна - для подачи синхроимпульсов; другая- информационных сигналов.

Если учитывать, что при отсутствии синхроимпульсов состояние D-триггера не меняется, то можно упростить таблицу состояния, оставив в ней только переменные D и Q. Тогда карта Карно будет выглядеть как на рис. 4, б. Сокращенное уравнение D-триггера имеет всего один сигнал - сигнал D.

Это выражение подразумевает наличие сигнала C, т.к. в его отсутствии переключение состояния D-триггера не происходит.

Отметим, что D-триггеры могут переключаться как уровнем синхроимпульса, так и его фронтом. В технической литературе D-триггер, управляемый уровнем синхроимпульса, известен также как триггер-защелка. D-триггер очень часто применяется для реализации различных регистров. Их необходимо использовать в данной работе, чтобы выполнить поставленную задачу, так как придется двигать ряд последовательных сигналов для добавления дополнительных битов.

4. Выбор элементов устройства

Чтобы грамотно выбирать и проектировать устройство с использованием регистров надо понимать, что они из себя представляют. Какие бывают и как используются.

Регистр

Регистрами называют устройства, предназначенные для приема, хранения и передачи информации. Последняя в регистре хранится в виде двоичного кода, каждому разряду которого соответствует свой элемент памяти (разряд регистра), выполненный на основе триггеров RS-, JK-, или D-типа.

Классификацию регистров можно провести по различным признакам, важнейшими из которых являются способ ввода-вывода информации и характер представления вводимой и выводимой информации.

По способу ввода-вывода информации различают параллельные, последовательные и параллельно-последовательные регистры. В регистрах памяти и ввод информации и ее вывод осуществляются в параллельном коде. При этом время ввода (вывода) всего числа равно времени ввода (вывода) одного разряда. В регистрах сдвига число вводится и выводится последовательно разряд за разрядом. Время ввода (вывода) m-разрядного двоичного числа в таких регистрах определяется величиной mTc, где Tc - период следования тактовых импульсов, осуществляющих ввод (вывод) информации. В параллельно-последовательном регистре ввод числа может осуществляться в параллельном коде, а вывод - в последовательном или наоборот.

По характеру представления вводимой и выводимой информации различают регистры однофазного и парафазного типов. В однофазных регистрах информация вводится в прямом либо в обратном кодах, а в парафазных - одновременно и прямом и в обратном. Регистры первого типа строятся на основе D-триггеров, второго - на основе RS- или JK-триггеров. Вывод информации из регистров обоих типов может осуществляться в прямом и в обратном кодах [3].

Параллельные регистры сдвига

Последовательный регистр сдвига, с работой которого мы познакомились в предыдущем разделе, обладает двумя недостатками: он позволяет вводить только по одному биту информации на каждом тактовом импульсе и, кроме того, каждый раз при сдвиге информации в регистре вправо теряется крайний правый информационный бит. На рисунке 5 показана система, которая позволяет осуществлять одновременную параллельную загрузку 4 бит информации.

Входы А, В, С, D в этом устройстве являются информационными входами. Эту систему можно снабдить еще одной полезной характеристикой - возможностью кольцевого перемещения информации, когда данные с выхода устройства возвращаются на его вход и не теряются.

Схема 4-разрядного параллельного кольцевого регистра сдвига показана на рисунке 6. В этом регистре сдвига используются четыре JK-триггера. Обратите внимание на цепь обратной связи с выходов Q и /Q триггера TD на входы J и К триггера ТА. Благодаря этой цепи обратной связи введенная в регистр информация, которая обычно теряется на выходе триггера TD, будет циркулировать по регистру сдвига. Сигналом очистки регистра (установки его выходов в состояние 0000) является уровень логического 0 на входе CLR. Входы параллельной загрузки данных А, В, С и D связаны со входами предварительной установки триггеров (PS), что позволяет устанавливать уровень логической 1 на любом выходе (А, В, С, D). Если на один из этих входов даже кратковременно подать логический 0, то на соответствующем выходе будет установлена логическая 1. Подача тактовых импульсов на входы CLK всех JK-триггеров приводит к сдвигу информации в регистре вправо. Из триггера TD данные передаются в триггер ТА (кольцевое перемещение информации) [3].

Поскольку одной из главных структурных частей нашего устройства будет являться регистр, остановимся на принципе его работы подробнее.

Таблица поможет нам понять принцип работы параллельного регистра сдвига.

При включении питания на выходах регистра может установиться любая двоичная комбинация, такая, например, как в строке 1 таблицы 1. Подача логического 0 на входы CLR триггеров инициирует очистку регистра (строка 2). Далее (строка 3) осуществляется загрузка в регистр двоичной комбинации 0100. Последовательные тактовые импульсы вызывают сдвиг введенной информации вправо (строки 4-8). В строках 5 и 6 единица из крайнего правого триггера TD переносится в крайний левый триггер ТА. В данном случае можно говорить о кольцевом перемещении единицы в регистре.

Далее (строка 9) вновь инициируется очистка регистра с помощью входа CLR. Загружается новая двоичная комбинация 0110 (строка 10). Подача 5 тактовых импульсов (строки 11-15) приводит к кольцевому сдвигу информации на 5 позиций вправо. Обратите внимание, что для возвращения данных в исходное состояние требуется 4 тактовых импульса. Если в регистре сдвига на разорвать петлю обратной связи, то мы получим обычный параллельный регистр сдвига: возможность кольцевого перемещения информации будет исключена.

Обозначив принцип работы регистра требуется объяснить откуда на него будет поступать информация. Так как в цифровой технике информация с приемника (например: с приемника антенны) не может напрямую передаваться на ПЛИС, так как имеет аналоговую природу, требуется поставить различные промежуточные устройства. Основные из них: АЦП и ОЗУ. АЦП преобразует аналоговый сигнал в цифровой, а ОЗУ сохраняет и передает его на устройство. ЦАП и АЦП является особым подклассом устройств и в теме данной курсовой работы рассматриваться не будут, а вот ОЗУ требуется включить в проект для проведения симуляции его работы [МГТУ РЛ1-001.01].

5. Память «ОЗУ»

Блоки памяти являются одними из основных компонентов, применяемых для реализации различных вычислительных устройств. Если для создания вычислительного устройства используется микросхема программируемой логики (ПЛИС, FPGA), то для построения блоков памяти могут быть использованы внутренние ресурсы этой микросхемы. В случае необходимости, к ПЛИС можно подключать дополнительные внешние микросхемы памяти.

Это оперативное запоминающее устройство (ОЗУ, RAM), содержащее 32 8-разрядных слова.

Для реализации блоков памяти в микросхеме 2С35 семейства Cyclone II имеются специализированные блоки, которые называются М4К. Такой блок содержит 4096 бит памяти и позволяет использовать различные способы конфигурации. Обычно, конфигурация блока памяти задается отношением количества слов к их разрядности (depth x width). Блок М4К поддерживает следующие способы конфигурации: 4К х 1, 2К х 2, 1К х 4 и 512 х 8. В нашем проекте мы будем использовать первые 32 слова в блоке памяти, сконфигурированном по схеме 512 х 8.

Существуют еще две особенности специализированных блоков памяти М4К. Во-первых, в них присутствуют встроенные регистры для всех входных и выходных сигналов, которые используются для их синхронизации с входной тактовой частотой. Во-вторых, блоки М4К имеют независимые порты для чтения и записи данных. Обязательным требованием при применении блоков М4К является синхронизации входных и / или выходных сигналов. С учетом этого требования, схема реализуемого блока памяти будет выглядеть, как показано на рисунке 2. Для входных сигналов Address, DataIn и Write используются входные регистры, синхронизированные с тактовой частотой Clock. Для выходного сигнала DataOut регистр не используется [1].

6. Проверка работоспособности устройства

Итак, для того чтобы построить устройство, нам нужно определиться, что мы будем использовать в качестве источника информации и куда будем передавать данные. Источником информации нам послужит устройство оперативной памяти. Для того, чтобы немного упростить себе задачу, воспользуемся готовым решением от Quartus 9.1 SP2 и поместим на нашу элемент RAM, предварительно выбрав необходимые параметры:

· RAM с 2 портами, для разрешения записи и чтения из нее данных.

· 2 параметра частоты следования импульсов синхронизации для контроля скорости записи и считывания данных из памяти.

· объем памяти равный 256 8-ми разрядных слов.

Поскольку в сеть мы будем посылать осмысленные сообщения, разбитые на пакеты по 8 бит, забирать у памяти напрямую информацию представляется не совсем удобным, так как нам нужно успеть подсчитать четность битов сообщения, выставить стоп и старт биты и выдать сообщение побитно в канал связи. Поэтому соберем на нашей схеме параллельный 8-ми разрядный регистр из D-триггеров, в который будем помещать «промежуточные» данные пачками по 8 бит и забирать оттуда при первой необходимости. Для побитной передачи информации в канал связи нам потребуется 12-ти разрядный последовательный регистр с параллельной загрузкой, 8 разрядов уйдет на сообщение, остальные 4 разряда уйдут на 1 старт-бит, 1 бит четности и 2 стоп-битовых разряда. Таким образом, схема позволит вывести из оперативной памяти первые 8 бит информации, положить их в параллельный регистр, подсчитать четность и передать информацию последовательному регистру для вывода. Вручную настроим частоту считывания информации из памяти так, чтобы после выхода первого 8-ми битного сообщения из ОЗУ чтение памяти прекращалось и снова начиналось после 12 тактов работы последовательного регистра [4].

Когда схема устройства собрана и компиляция показывает, что ошибок нет, создаем временную диаграмму и добавляем все имеющиеся сигналы для исследования и симуляции. Параметры частоты следования импульсов синхронизации clk для RAM и для параллельного регистра, так же clock для последовательного регистра с параллельной загрузкой задаем вручную. Записывать данные в память RAM и читать из нее данные будем с разной частотой. Запись будет происходить с частотой - 20 MHz, а чтение - 1.66 MHz. Так же вручную зададим сигналы для входа информации и считывания ее из памяти.

На первом этапе, как показано на рисунке 14, мы разрешаем запись некоторого количества информации в память. После загрузки информации начинается чтение памяти, записанная информация появляется на выходе qq блока оперативной памяти RAM (второй этап рисунок 14). Далее информация поступает на вход параллельного регистра, одновременно с этим происходит подсчет четности битов, переданного информационного сообщения. На этапе 3 (рисунок14) информация считывается с параллельного регистра и подгружается в последовательный регистр с параллельной загрузкой для последующей отправки в линию (этап 4 рисунок 14) [МГТУ РЛ1-001.04].

Заключение

В рамках данной курсовой работы была построена и смоделирована схема устройства побайтной передачи информации из ОЗУ в однопроводную линию. Построенная модель и полученная в результате моделирования временная диаграмма подтверждает правильность работы собранной схемы.

В процессе выполнения задания были сделаны: регистров, ОЗУ и схема, что подсчитывала контрольный код четности.

Данное устройство может применяться как в радиолокации, так и в радиосвязи, преобразуя пакеты информации в череду последовательных сигналов. Это может быть необходимо, когда невозможно выделить более одной линии для передачи информации или когда не требуется большая скорость передачи.

Литература

1. Стешенко В.Б. ПЛИС фирмы ALTERA. Проектирование устройств обработки сигналов. - М.: ДОЭДЭКА, 2005. - 128 с.

2. Вальпа О.Д. Полезные схемы с применением микроконтроллеров и ПЛИС. - М.: Издательский дом «Додэка-XXI», 2008. - 416 с.: ил. (Серия «Программируемые системы»).

3. Максфилд К. Проектирование на ПЛИС. Курс молодого бойца - М.: Издательский дом «Додэка-XXI», 2007. - 408 с.: ил. (Серия «Программируемые системы»).

4. Комолов Д.А. САПР Altera - MAX+PLUS II и Quartus II. Краткое описание и самоучитель. - М.: ИП РадиоСофт, 2004 - 352 с.:ил.

5. Угрюмов Е.П. Цифровая схемотехника - СПб.: БХВ - Санкт-Петербург, 2000 - 528 с.:ил.

Размещено на Allbest.ru