Структура электронных вычислительных машин
Основы математической логики. Особенность комбинационных схем и конечных автоматов. Характеристика одноразрядного двоичного сумматора и дешифратора. Основные типы электронных цифровых элементов памяти. Анализ параллельных и последовательных регистров.
| Рубрика | Программирование, компьютеры и кибернетика |
| Вид | контрольная работа |
| Язык | русский |
| Дата добавления | 27.06.2015 |
| Размер файла | 114,7 K |
Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже
Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Размещено на http://www.allbest.ru/
OСНОВЫ СХЕМОТЕХНИКИ
1. Основы математической логики
Электронные цифровые устройства базируются на элементах, входные и выходные сигналы которых могут принимать только одно из двух значений : ноль или единица. Это переключательные элементы. Некоторые из элементов могут иметь третье состояние, но это состояние является состоянием элемента, отключенного по выходу от других элементов (состояние высокого импеданса по выходу).
В зависимости от физической реализации элемента в качестве единичного сигнала (логической 1) может использоваться более положительное значение физической величины тока или напряжения (положительная логика) или менее положительное значение (отрицательная логика).
Логической основой проектирования цифровых устройств на переключательных элементах является алгебра логики или булева алгебра.
Эта алгебра разрабатывалась в рамках "чистой" математики как алгебра высказываний для вычисления определения истинности высказывания по истинности предпосылок. С развитием релейных и других систем на переключательных элементах алгебра высказываний стала развиваться как сугубо прикладная наука.
Оказалось, что системы на переключательных элементах хорошо описываются уравнениями булевой алгебры. Сейчас алгебра логики - это мощное средство проектирования средств вычислительной техники.
Высказывание - это повествовательное предложение, относительно которого можно определенно сказать, истинно оно или ложно. Например: "Луна - спутник Земли" - истинное высказывание, "Два больше трех" - ложное высказывание. Такие предложения, как "Как вы себя чувствуете?", "Будь внимателен!", не являются высказываниями и в алгебре высказываний не рассматриваются.
Высказывания принято обозначать буквами латинского алфавита. Так, высказывание "Трава -- зеленая" можно обозначить буквой А, "Лев - птица" - буквой В и т. д. В алгебре высказываний отвлекаются от конкретного содержания высказывания и интересуются лишь вопросом, является ли оно истинным или ложным.
Каждому верному высказыванию присваивается значение истинности 1 (истина), каждому неверному - значение истинности 0 (ложь). Например, А=1, В=0.
Над высказываниями можно производить логические операции. В результате выполнения операций получаются новые высказывания, истинность которых определяется истинностью исходных высказываний и характером логических операций.
Соединение двух высказываний союзом И называется логическим умножением или конъюнкцией. Эта операция обозначается знаками:
"", "*", "&" или отсутствием знака, например A B = A*B = A & B = AB. Сложное высказывание АВ считается истинным только в том случае, если истинны оба входящих в него простых высказывания A и В. Истинность конъюнкции определяется табл. Результат конъюнкции легко обобщается на любое число исходных высказываний.
Аппаратно конъюнкция реализуется схемой совпадения (логической схемой И). На выходе схемы совпадения единичный сигнал присутствует только при одновременном наличии единичных сигналов на всех входах схемы.
Соединение двух высказываний союзом ИЛИ называется логическим сложением, или дизъюнкцией. Эта операция обозначается знаками: "", "+". Сложное высказывание A+В считается истинным в том случае, если истинно хотя бы одно из входящих в него простых высказываний А и В. Истинность дизъюнкции определяется табл. Результат дизъюнкции легко обобщается на любое число исходных высказываний.
Аппаратно дизъюнкция реализуется схемой сборки (логической схемой ИЛИ). На выходе схемы сборки единичный сигнал присутствует при наличии хотя бы одного единичного сигнала на входах схемы.
Присоединение частицы НЕ к высказыванию А называется отрицанием или инверсией. Эта операция обозначается ?-А, или (читается: не А). Если высказывание истинно, то его отрицание ложно, и наоборот. Инверсия определяется табл.
Аппаратно инверсия реализуется схемой инвертора (логической схемой НЕ). На выходе инвертора единичный сигнал присутствует при отсутствии единичного сигнала на входе.
Таблица 4 Таблица истинности основных логических операций
|
Конъюнкция |
Дизъюнкция |
Инверсия |
||||||
|
А |
В |
АВ |
А |
В |
А+В |
А |
||
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
|
|
0 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
|
|
1 |
0 |
0 |
1 |
0 |
1 |
|||
|
1 |
1 |
1 |
1 |
1 |
1 |
Свойства логических операций:
АВ = ВАкоммутативность; (1)
А+В = В+Акоммутативность; (2)
(АВ)С = А(ВС)ассоциативность; (3)
А+(В+С) = (А+В)+Сассоциативность; (4)
АА = Аидемпотентность; (5)
А+А = Аидемпотентность; (6)
= Адвойное отрицание; (7)
A0 = 0свойство конъюнкции Таб.1
A1 = Aсвойство конъюнкции Таб.1
A+1 = 1свойство дизъюнкции Таб.2
A(B+C) = АВ+АСдистрибутивность;(8)
А+ВС = (А+В)(A+С)дистрибутивность;(9)
исключение третьего;(10)
противоречие;(11)
закон де Моргана(12)
закон де Моргана(13)
Свойства логических операций доказываются с помощью сравнения таблиц истинности, соответствующих высказываниям левой и правой частей логических выражений.
При доказательстве свойств логических операций сложные выражения приводят к более простому виду.
Пример. Докажем свойство дистрибутивности функций:
(А+В)(А+С) = А+ВС
Перемножая сомножители левой части равенства как многочлены (сначала (А+ В) на А, а потом (А+В) на С), получаем:
AA+AB+AC+BC = (A+AB+AC)+BC = A(1+В+C)+BC.
Выражение (1+В+C) = 1 (свойство дизъюнкции). Следовательно:
A(1+В+С)+BC = A1+BC = A+BC.
2. Логические элементы
Элементы современных ЭВМ (процессоры, оперативные запоминающие устройства, дешифраторы и т. д.) собраны на микросхемах, в состав которых входят простейшие логические элементы, реализующие логические операции, например, операции И, ИЛИ, НЕ.
Логические схемы И, ИЛИ, НЕ составляют функционально полный набор логических элементов (база И, ИЛИ, НЕ). На основе этих функций можно описать любые переключательные функции, а на основе этой базы построить любые переключательные схемы (рис. 1).
На схемах логические элементы изображают прямоугольниками, а входы и выходы - отрезками прямых линий. Выходная функция элемента записывается в верхнем левом углу поля прямоугольника. Условные обозначения для функций: & (И), 1 (ИЛИ). Инвертор рассматривается как одновходовая схема ИЛИ, только с инверсным выходом. Использование инверсного выхода обозначается кружком на выходной линии. Возможны инверсии сигналов на входе. Тогда кружок ставится на соответствующую входную линию.
Рис. 1. Графическое изображение логических элементов: И, ИЛИ НЕ.
Рядом с каждым входом и выходом указывается символическое обозначение входного сигнала. Входы элементов на схемах обозначаются слева, а выходы - справа.
Набор И, ИЛИ, НЕ является не единственным базовым набором логических элементов. Имеются функционально полные наборы логических элементов, состоящие из элементов одинакового типа. Примерами могут служить элементы: Шеффера и Пирса (рис. 2).
Рис. 2. Графическое изображение логических элементов: Шеффера и Пирса
Логическая функция элемента Шеффера - отрицание И (многовходовая схема И с инверсным выходом).
Логическая функция элемента Пирса - отрицание ИЛИ (многовходовая схема ИЛИ с инверсным выходом).
При подаче одного входного сигнала одновременно на все входы элемента Шеффера или Пирса, выходные функции элементов сужаются до функции отрицания этого входного сигнала (элементы НЕ). Если подключить этот элемент НЕ к выходам элемента Шеффера или Пирса, то выходная функция этих связок будет, соответственно, ИЛИ и И.
Если подключить этот элемент НЕ ко входам элементов Шеффера или Пирса, то выходная функция этих связок будет, соответственно, И и ИЛИ.
Таким образом, все три набора элементов являются функционально равноценными.
3. Проектирование логических схем
3.1 Комбинационные схемы и конечные автоматы
Любое устройство обработки дискретной информации имеет n входов и m выходов. Сигналы на входах соответствуют символам входного алфавита, а выходные - символам выходного алфавита.
Имеются два типа устройств обработки цифровой информации: на основе комбинационных схем и на основе конечных (цифровых) автоматов.
В комбинационных схемах совокупность входных сигналов (входное слово) однозначно определяет совокупность (комбинации) выходных сигналов (выходное слово).
Закон функционирования комбинационной схемы может быть задан несколькими способами. Можно определить таблицу истинности, или систему уравнений булевой алгебры для каждого выхода схемы, или функциональную схему на основе одного из базовых наборов логических элементов.
В отличие от комбинационных схем конечные автоматы имеют конечное число внутренних состояний.
Выходное слово и переход автомата в следующее состояние однозначно определяются состоянием автомата и входным словом.
Функционирование конечного автомата задается:
1. входным алфавитом: X {x0, x1, x2,…, xi,… xn},
2. выходным алфавитом: Y{у0, y1, y2,…, yi,… ym},
3. алфавитом состояний: Q {q0, q1, q2,…, qi,… qr,}, где q0 - начальное состояние автомата,
4. функцией переходов, определяющей переход автомата из qi состояния в следующее qi+1 состояние:
qi+1 = (qi, xi), или как функция времени: Q(t+1) = [Q(t), X(t)].
5. функцией выходов, определяющей выходные сигналы автомата в состоянии qi:
yi = (qi, xi) или, как функция времени: Y(t) = [Q(t), X(t)].
Функция выходов (5) соответствует конечному автомату, называемому автоматом Мили. Имеется несколько разновидностей конечных автоматов, используемых в устройствах цифровой обработки. Широко используемой альтернативой автомату Мили является автомат Мура.
Особенностью автомата Мура является его функция выходов. В автомате Мура является то, что его выходные сигналы зависят только от состояния конечного автомата qi.:
yi = (qi) или, как функция времени: Y(t) = [Q(t)].
Основное отличие устройств на основе цифровых автоматов от комбинационных схем заключается в том, что первые содержат элементы памяти для фиксации состояний. Можно считать комбинационные схемы примитивными цифровыми автоматами с одним состоянием.
Элементы памяти цифровых автоматов - триггеры, в свою очередь являются элементарными цифровыми автоматами (автоматами Мура) с двумя устойчивыми состояниями.
Цифровые автоматы могут задаваться графами или таблицами выходов и переходов.
3.2 Синтез комбинационных схем
В системах цифровой обработки данных используется большое разнообразие комбинационных схем. Некоторые из них встречаются в различных схемах достаточно часто, чтобы считать их типовыми.
Методику синтеза комбинационных схем рассмотрим на примере некоторых типовых схем. Это сумматоры, дешифраторы, шифраторы, мультиплексоры и демультиплексоры, схемы определения четности бит и т.д.
Синтез комбинационной схемы можно разделить на несколько этапов.
1. Анализ функционирования схемы и составление таблицы истинности. В таблице истинности каждой из возможных комбинаций сигналов на входе схемы ставят в соответствие значения выходных сигналов.
2. По составленной таблице истинности определяют логические функции от значений входных сигналов для конкретной базы элементарных логических схем, например, И, ИЛИ, НЕ.
3. Минимизация полученных логических функций с целью или получения максимального быстродействия, или экономии оборудования, или для достижения компромиссного решения.
4. Построение функциональной схемы по полученным логическим функциям.
5. Построение принципиальной схемы. Принципиальная схема отличается от функциональной тем, что в ней указываются конкретные микросхемы, выпускаемые промышленностью и содержащие необходимые функциональные логические элементы. Построение принципиальной схемы требуется для изготовления устройства (или промышленного производства)
Одноразрядный двоичный сумматор
Одноразрядный двоичный сумматор является комбинационной схемой с тремя входами и двумя выходами (рис.3).
Рис. 3. Одноразрядный сумматор
Рассмотрим синтез одноразрядного двоичного сумматора
Построение таблицы истинности для одноразрядного сумматора.
При параллельном суммировании на входы каждого разряда сумматора поступают значения цифр а и b соответствующих разрядов слагаемых и значение переноса p с младших разрядов сумматора. На выходе одноразрядного сумматора формируются значения цифры соответствующего разряда суммы S и переноса в старший разряд сумматора P.
Значения S и P таблицы истинности одноразрядного сумматора (табл. 5) построена на основе таблицы сложения и умножения для двоичной системы счисления (табл.2, раздел 1.3.4).
Таблица 5. Таблица истинности одноразрядного сумматора
|
№ |
Входы |
Выходы |
||||
|
a |
b |
p |
S |
P |
||
|
1 |
0 |
0 |
0 |
0 |
0 |
|
|
2 |
0 |
0 |
1 |
1 |
0 |
|
|
3 |
0 |
1 |
0 |
1 |
0 |
|
|
4 |
0 |
1 |
1 |
0 |
1 |
|
|
5 |
1 |
0 |
0 |
1 |
0 |
|
|
6 |
1 |
0 |
1 |
0 |
1 |
|
|
7 |
1 |
1 |
0 |
0 |
1 |
|
|
8 |
1 |
1 |
1 |
1 |
1 |
Формирование логических функций выходов
Для каждого выходного сигнала составляются все комбинации входных сигналов (сборка совпадений), при которых выходные сигналы S и P принимают единичные значения:
,
.
Эти уравнения являются совершенной дизъюнктивной нормальной формой логических функций (СДНФ). В этой форме логическая функция (ЛФ) представляется в виде дизъюнкций минтермов.
Минтерм - это конъюнкция всех значений входных переменных в прямой форме для единичных значений переменных, или в инверсной форме для нулевых значений переменных.
СДНФ позволяет записывать любые переключательные функции от двух переменных, используя только три основные логические операции И, ИЛИ, НЕ.
Следующим этапом проектирования является минимизация логических функций (не всегда возможна).
Минимизация логических функций.
Преобразование производится на основе свойств логических операций (см. раздел 1.
Минимизацию можно производить непосредственно по таблице истинность или по ее специальным формам, таким, как таблица Карно, используя обычную логику и рассматривая выходные переменные как высказывания.
Из таблицы истинности (табл. 5.) видно, что переменная P принимает значение единицы только для таких комбинаций входных переменных, когда хотя бы две переменные имеют единичные значения. Это можно записать в виде:
P = ab + ap + bp.
Для проверки правомерности указанного подхода получим этот же результат на основе преобразования ЛФ для выхода Р.
На основе свойства идемпотентности (A+A = A) в ЛФ для выхода Р минтерм abp можно повторить три раза:
= .
Группируя минтермы и вынося парные переменные за скобки, получаем:
Р = = .
На основе свойств исключения третьего () и конъюнкции
(A1 =A) получаем искомый результат:
P = bp1 + ap1 +ab1 = ab + ap + bp.
Минимизация ЛФ выхода S.
Анализируя функцию S, можно заметить, что значение S значение равно единице, если в комбинациях входных сигналов присутствует хотя бы один единичный сигнал (компонента: a+b+p) и нет одновременно двух единичных значений переменных (компонента: =), или есть совпадение трех входных единичных сигналов (компонента abp), т.е.:
Анализируя функцию S, можно заметить, что ее значение равно единице, если в комбинациях входных сигналов ровно один сигнал равен единице или все входные сигналы одновременно равны единице.
a+b+p
Построение функциональной схемы по ЛФ:
P = ab + ap + bp
Для реализации ЛФ для выхода Р требуется :
· три конъюнктора (схемы И) на два входа,
· дизъюнктор (схема ИЛИ) на 3 входа.
Для реализации ЛФ для выхода S требуются:
· дизъюнктор (схема ИЛИ) на 3 входа,
· инвертор (схема НЕ),
· конъюнкторы (схемы И) на 2 и 3 входа.
· дизъюнктор (схема ИЛИ) на 2 входа.
Функциональная схема одноразрядного сумматора представлена на рис.
Рис. Схема одноразрядного сумматора
В этой схеме использована совместная минимизация уравнений, при которой для формирования разных выходных значений (S и P) используются общие логические схемы. Совместная минимизация позволяет получать схемы с минимальным количеством используемых элементарных вентилей, которое определяется по общему количеству входов. Такие схемы, как правило, имеют большую задержку выходных сигналов, которая определяется по максимальному количеству элементов пути его формирования.
По этой причине часто одноразрядный сумматор строят без совместной минимизации схем формирования выходных сигналов по уравнениям:
P = ab + ap + bp,
.
Обычно в ЭВМ используют обработку данных параллельно по разрядам. Для такой обработки используются параллельные сумматоры.
Сумматор для параллельной обработки данных получают на основе поразрядного соединения одноразрядных схем.
Пример построения многоразрядного сумматора представлен на рис. 5.
Рис.5. Схема параллельного сумматора
Сумматор имеет 2n входных разрядных линий ai и bi для приема цифр слагаемых, n выходных линий Sn разрядов суммы, выход переноса Рn из старшего разряда и вход переноса р0 на младший разряд сумматора.
На функциональных схемах многоразрядные функциональные узлы обозначаются в виде прямоугольников с тремя полями (рис.6).
Рис. 6. Параллельный сумматор
В основном поле обозначается функциональное назначение схемы. Для сумматора это SM, СМ, .
Боковые поля предназначены для обозначения данных: правое поле для входных данных, левое - для выходных. Боковые поля могут иметь секции для разделения разноименных входных или выходных данных.
Дешифраторы
Дешифратор - это устройство, которое имеет N входов и 2N выходов, причем каждой i-той комбинации сигналов на входе соответствует сигнал на одном определенном 2i-том выходе. Другими словами, дешифратор - это устройство, которое дешифрирует число в позицию. В частных случаях, дешифратор может содержать меньшее (< 2N) количество выходов. Это неполные дешифраторы. Дешифраторы предназначены для декодирования (распознавания) кодовых комбинаций (адрес устройства, код операции и т. д.).
Рассмотрим синтез дешифратора на 3 входа и на 8 входов. Таблица истинности дешифратора на три входа представлена в табл. 6.
Таблица 6. Таблица истинности дешифратора на три входа
|
Входы |
Номер активной выходной шины Di и ЛФ выхода. |
|||
|
a |
b |
с |
||
|
0 |
0 |
0 |
0 - D0 = |
|
|
0 |
0 |
1 |
1 - D1 = |
|
|
0 |
1 |
0 |
2 - D2 = |
|
|
0 |
1 |
1 |
3 - D3 = |
|
|
1 |
0 |
0 |
4 - D4 = |
|
|
1 |
0 |
1 |
5 - D5 = |
|
|
1 |
1 |
0 |
6 - D6 = |
|
|
1 |
1 |
1 |
7 - D7 = |
Дешифратор на три входа содержит восемь конъюнкторов, каждый на три входа, и три инвертора.
Схема дешифратора на три входа и его обозначение на функциональных схемах представлены на рис. 7. Для обозначения функционального назначения схемы для дешифраторов используются символы DC, ДШ. Представленный на рис. 7 дешифратор имеет дополнительный вход синхросигналов. Использование синхросигналов позволяет задерживать выходные сигналы на выходе дешифратора на время переходных процессов после смены входных переменных.
Рис. 7. Схема дешифратора и его обозначение на функциональных схемах.
Мультиплексор
Мультиплексор (рис. 8.) -это электронное устройство, которое имеет несколько информационных D-входов и один выход Q.
Мультиплексор осуществляет последовательное подключение входов к выходу в соответствии с адресным кодом, поступающим на дополнительные адресные входы (S1, S2).
Рис. 8. Схема мультиплексора и его обозначение
на функциональных схемах
Функционирование мультиплексора описывается таблицей состояний (табл. 7).
Таблица 7. Таблица состояний мультиплексора
|
№ |
S1 |
S2 |
QS |
|
|
0 |
0 |
0 |
D0 |
|
|
1 |
0 |
1 |
D1 |
|
|
2 |
1 |
0 |
D2 |
|
|
3 |
1 |
1 |
D3 |
Мультиплексор содержит дешифратор адресного кода, двухвходовые схемы И (по числу выходов мультиплексора) и многовходовую (по числу выходов мультиплексора) схему ИЛИ.
Возможно использование дополнительного элемента И на выходе схемы для стробирования по времени выходного сигнала.
Демультиплексор
Демультиплексор - это устройство, имеющее один информационный вход D и несколько выходов Q, осуществляющее передачу сигнала с информационного входа на один из выходов в соответствии с адресным кодом, поступающим на дополнительные адресные входы (S1, S2). В простейшем случае, в качестве демультиплексора может использоваться дешифратор, у которого вместо сигнала OE подается информационный сигнал X. Например, если на входы подать код a1a0=10(BIN)=2(DEC), a1a0=10(2)=2(10),, то сигнал X появится на выходе y2, а на остальных выходах yi=0. единичный сигнал появится на выходе y2, а на остальных выходах будут нули. На рис. 9 представлено обозначение демультиплексора на функциональных схемах. дешифратор электронный память регистр
Рис. 9. Обозначение демультиплексора на функциональных схемах
Элементы памяти (триггеры)
Электронные цифровые элементы памяти - триггеры являются простейшими автоматами. Триггеры используются в ЭВМ в качестве ячеек быстрой статическойпамяти, элементов последовательностных схем, таких, как регистры сдвига, или счетчики. Их выходные сигналы зависят не только от комбинаций входных сигналов, но и от значений самих выходных сигналов в предшествующий момент времени.
Триггером называют последовательностную схему с положительной обратной связью и двумя устойчивыми состояниями 0 и 1 (то есть триггер обладает свойством памяти). В общем случае триггер может иметь асинхронные входы предварительной установки, тактовый (синхронизирующий) и информационные входы. К основным типам триггеров относятся:
· триггер с раздельной установкой состояний (RS-триггер),
· триггер "защелка" (D - триггер),
· универсальный триггер (JK - триггер),
· триггер со счетным входом (T - триггер).
По способу записи информации триггеры подразделяются на асинхронные и синхронные или тактируемые, а по способу управления - на триггеры со статическим управлением (единичным или реже нулевым уровнем тактового сигнала) и триггеры с динамическим управлением (положительным - из 0 в 1, или отрицательным - из 1 в 0) фронтом тактового сигнала. В последнем случае говорят о триггерах с прямым или инверсным динамическим входом управления.
Триггеры подразделяются
§ по способу записи информации на
§ на асинхронные
§ синхронные или тактируемые,
§ по способу управления на
§ на триггеры со статическим управлением (единичным или реже нулевым уровнем тактового сигнала)
§ триггеры с динамическим управлением фронтом тактового сигнала.
Фронт может быть положительным - из 0 в 1, или отрицательным - из 1 в 0 В последнем случае говорят о триггерах с прямым или инверсным динамическим входом управления.
Основу триггера составляет кольцевая схема из двух инверторов (рис.10). Если левый инвертор на выходе имеет единичный сигнал, то он передается на вход правого инвертора. На выходе правого формируется нулевой сигнал, который передается (по цепи обратной связи) на вход левого инвертора. На выходе левого инвертора подтверждается единичный сигнал. Таким образом, это состояние является устойчивым состоянием, которое может сохраняться сколько угодно долго.
Рис.10. Элемент с двумя устойчивыми состояниями
В силу симметрии схемы возможно второе устойчивое состояние, при котором на выходе левого инвертора сохраняется нулевой сигнал, а на правом выходе правого - единичный. Следовательно, представленная схема является схемой элемента с двумя устойчивыми состояниями. Но это еще не триггер. Триггер должен содержать входы, сигналами на которых можно управлять состоянием триггера.
Асинхронный триггер RS-триггер
Асинхронный триггер с раздельной установкой состояний (RS-триггер) имеет два входа:
· S (set) - установить (в единичное состояние),
· R (reset) - сбросить (установить в исходное состояние).
В табл. 8 представлены переходы RS-триггера, а на рис.11 - схема и обозначение RS-триггера на функциональных схемах.
Таблица 8. Переходы RS-триггера
|
t |
t+1 |
|||
|
R |
S |
Q(t) |
Q(t+1) |
|
|
0 |
0 |
0 |
0 |
|
|
0 |
0 |
1 |
1 |
|
|
0 |
1 |
0 |
1 |
|
|
0 |
1 |
1 |
1 |
|
|
1 |
0 |
0 |
0 |
|
|
1 |
0 |
1 |
0 |
|
|
1 |
1 |
0 |
не определено |
|
|
1 |
1 |
1 |
не определено |
Рис. 11. Структурная схема и обозначение RS-триггера.
Для RS-триггера существует комбинация входных сигналов (два единичных сигнала, поданных одновременно на входы R и S), которая переводит триггер в неопределенное (неустойчивое) состояние. Это запрещенная комбинация. При этих комбинациях этой комбинации входных сигналов триггер может случайным образом перейти в любое из двух состояний. Для правильного функционирования триггера появление запрещенной комбинации на его входах должно быть исключено.
Синхронный RS-триггер с дополнительным входом установки исходного состояния.
Асинхронные триггеры имеют недостаточную защищенность от помех на входных линиях. Для повышения помехозащищенности триггеров в их схему вводят синхронизацию (управление). Изменение состояния синхронного триггера допускается только во время подачи синхросигналов С.
Схема синхронного RS-триггера и его обозначение на функциональных схемах представлены на рис. 12.
Рис. 12. Схема и обозначение синхронного RS-триггера на функциональных схемах
Синхронный RS-триггер имеет два информационных входа R и S и вход синхронизации С. Кроме этого, триггер может иметь дополнительные несинхронизируемые входы R и S. В этом случае запись в триггер может производиться с использованием синхронизируемых входов R и S при отсутствии активных сигналов на несинхронизируемых входах, или при использовании с использованием несинхронизируемых входов при C=0.
D-триггер
D-триггер имеет один информационный вход D и вход синхронизации С. Схема D-триггера и обозначения его на функциональных схемах показаны на рис. 13.
Рис. 13. Схема, условное обозначение на функциональных схемах и таблица переходов D-триггера
Если С = 0, то состояние D-тригтера устойчиво и не зависит от сигнала на его информационном входе (режим хранения информации). При подаче на вход синхронизации сигнала C = 1, информация на прямом выходе Q будет повторять сигнал, подаваемый на вход D (режим записи) входной информации). Часто режим записи называют режимом защелкивания входной информации, а сам D-триггер - защелкой.
Рассмотренный вариант D-триггера называется D-триггером со статическим управлением. Отметим, что, если в схеме D-триггера убрать вход синхронизации, то схема теряет свойства элемента памяти. По этой причине асинхронных D-триггеров не бывает, а определение "синхронный" по отношению к D-триггеру является избыточным.
D-триггер с дополнительными RS входами
Реализация D-триггера с использованием RS- триггера связана с увеличением состава схемы на один инвертор, увеличением числа входов (до трех) в схемах И-НЕ. Реализация D-триггера с использованием RS- триггера связана с увеличением состава схемы на один инвертор и увеличением числа входов в схемах И-НЕ до трех.. Схема D-триггера, дополненная асинхронными инверсными входами установки и сброса ,и ее обозначение на функциональных схемах представлены на рис. 1
Рис. 1 Схема D-триггера с дополнительными входами
Если на вход подать активный сигнал 0, а на вход единицу - активный сигнал 1, то D-триггер устанавливается в единичное состояние (Q=1) независимо от сигналов на остальных входах схемы.
Сигналы D и С не влияют на этот процесс. В силу этого, асинхронные входы и имеют наивысший приоритет.
Вследствие симметричности асинхронных связей, аналогично протекает процесс при =0 и =1, но D-триггер, естественно, сбрасывается (Q = 0).
При значениях (=1) и (=1) RS-триггер "отключается" и схема функционирует, как D-триггер.
Двухтактный D-триггер
Во многих схемах, например, в регистрах сдвига, устойчивая работа триггера возможна, только если занесение в него новой информации осуществляется после передачи информации о его состоянии в следующий триггер. В этих случаях можно использовать или двухтактные триггеры, или триггеры с динамическим управлением.
На рис.15. представлена схема и обозначение двухтактного D-триггера на функциональных схемах.
Рис.15. Схема двухтактного синхронного D-триггера и его обозначение на функциональных схемах.
Двухтактный D-триггер содержит два однотактных триггера (на рисунке отмечены пунктирными линиями) и инвертор в цепи синхронизации. При С=1 входная информация заносится на в первый триггер, а во втором триггере еще сохраняется старая информация, гарантируя ее передачу на следующий триггер. После окончания активного С=1, становится активным сигнал синхронизации с выхода инвертора =1, который записывает входную информацию (с задержкой на время действия С=1) на во второй триггер, который и является элементом хранения.
D-триггер с динамическим управлением
Двухтактные триггеры позволяют в значительной степени решать вопросы, связанные с особыми ситуациями при передаче и обработке информации с использованием триггерных схем. Но в некоторых ситуациях более эффективно использование схем с динамическим управлением.
В динамических схемах, в частности, в D-триггерах, запись входной информации, в зависимости от схемы, производится по одному из фронтов синхроимпульса (возрастающему или спадающему).
На схемах динамический вход управления обозначается или наклонной чертой (с наклоном, соответствующим активному перепаду сигнала синхронизации), или стрелкой (рис. 16)
При постоянном значении синхроимпульса или при противоположном перепаде сигнала триггер хранит предыдущую информацию. Промышленно выпускаемые триггеры дополняются асинхронными инверсными входами установки и сброса и .
Т-триггер
Это триггер со счетным входом. Он имеет вход Т (счетный вход), причем по каждому единичному входному сигналу триггер меняет свое состояние на обратное. Простейший Т-триггер можно получить на основе двухтактных триггеров: RS-триггера или D-триггера. Схема Т-триггера на основе двухтактного RS-триггера (несинхронного и синхронного) и обозначение Т-триггера на функциональных схемах представлены на рис. 16. На рис. 17. представлена схема Т-триггера на основе двухтактного D-триггера.
Рис. 16. Схема асинхронного и синхронного Т-триггеров и обозначение Т-триггера
Рис. 17. Схема Т-триггера на основе D-триггера
Как и D-триггеры, Т-триггеры могут строиться со статическим управлением или с динамическим управлением.
Самыми универсальными и сложными являются JK-триггеры. Они могут строиться как со статическим, так и с динамическим управлением.
Универсальный JK-триггер
JK-триггер имеет два информационных входа J и K, тактовый статический или динамический вход, чаще инверсный, и два асинхронных входа установки и сброса.
Обозначение JK-триггера с инверсным динамическим входом приведено на рис.18. Наклонная черта смотрит "слева направо сверху вниз". JK-триггер функционирует аналогично RS-триггеру, но в отличие от последнего, не имеет запрещенных комбинаций сигналов на входах.
Вход J функционально подобен входу S, а вход K - входу R RS-триггера. Но одновременная подача активных сигналов на этих входах приводит к переходу триггера в состояние противоположное исходному, т.е. объединение J и K входов JK-триггера превращает JK-триггер в Т-триггер.
4. Регистры
Регистры -- это набор простейших запоминающих устройств (например, триггеров) для временного хранения двоичной информации в устройствах обработки информации. Регистры можно получать, объединяя в группы некоторое число триггеров. Основными видами регистров являются параллельные и последовательные регистры.
Параллельный регистр (рис. 19, 20) может быть построен на тактируемых (синхронных) D-триггерах. Число триггеров равно количеству разрядов записываемого в регистр двоичного числа. Значения разрядов ai (i = 1,2,…n) записываемого числа подаются на информационные D-входы всех соответствующих триггеров и фиксируются в разрядах регистра в них с приходом тактового импульса на входы синхронизации С. Для изменения записи числа в регистре требуется подача на D-входы значения разрядов другого числа и появление на С-входах следующего тактового импульса.
Рис. 19. Схема синхронного параллельного регистра
Хранимая в регистре информация может читаться с регистра параллельно по разрядам с использованием выходов Qi.
Последовательный регистр
Последовательный (сдвигающий) регистр - это регистр, в котором запись информации производится в последовательном коде - разряд за разрядом. Разрядные триггеры регистра соединяются последовательно. С приходом тактового импульса C первый триггер записывает кодовый сигнал (0 или 1), находящийся в этот момент на его D-входе, а каждый следующий триггер переключается в состояние, в котором до этого находился предыдущий триггер. Каждый тактовый импульс сдвигает код числа на один разряд. Поэтому для записи N-разрядного числа требуется N тактовых импульсов.
Считывание хранимой в регистре информации можно производить двумя способами:
· параллельно по разрядам, используя разрядные выходы регистра,
· последовательно по разрядам.
Сдвиг информации может производиться или к младшим разрядам или к старшим разрядам. Возможна реализация комбинированного (реверсивного) сдвигающего регистра. В последовательном регистре имеется проблема быстрой очистки содержимого регистра. Для решения этой проблемы возможно использование асинхронного параллельного сброса разрядов регистра. Возможно и совмещение последовательного и параллельного регистров (Рис 21).
Рис. 21. Схема синхронного последовательного регистра с параллельным сбросом
5. Счетчики
Счетчики - это устройства, предназначенное для счета числа импульсов, поступающих на его вход, с фиксацией результатов. Счетчик, как и сдвигающий регистр, составляется из цепочки триггеров. На рис. 22 приведена схема последовательного двоичного счетчика на D-триггерах. Для установки счетчика в нулевое состояние триггеры имеют R-входы (входы сброса). Установка счетчика на нуль в ноль осуществляется подачей на эти входы единичного сигнала. Для работы D-триггера как счетной ячейки (Т-триггера) они имеют обратную связь - инверсный выход каждого D-триггера соединен со своим D-входом. Чтобы D-триггер мог работать как счетная ячейкя (Т-триггер), используется обратная связь - инверсный выход каждого D-триггера соединен с его D-входом В результате каждый триггер меняет свое состояние на противоположное по каждому сигналу на управляющем входе. Триггеры пересчитывают управляющие сигналы. По первому управляющему сигналу первый триггер переходит в единичное состояние и на его выходе формируется единичный сигнал. По второму управляющему сигналу первый триггер возвращается в нулевое состояние и на его выходе сбрасывается единичный сигнал. На выходе триггера формируется один выходной сигнал на каждые два входных сигнала. Это одноразрядный пересчет входных импульсов или деление входной частоты.
Рис.22. Схема счетчика на D-триггерах с начальным сбросом
Для правильной работы второго и последующих триггеров необходимо, чтобы на их входах формировался единичный сигнал в момент перехода первого предыдущего (?) триггера в нулевое состояние (на каждый четный входной сигнал). Это достигается соединением инверсных выходов триггеров с прямыми входами последующих триггеров.
На рис.23 представлена временная диаграмма работы счетчика. Триггер Т3 (рис. 23) соответствует старшему разряду счетчика, Т1 - младшему разряду.
Список литературы
1. Майоров С.А., Новиков Г.И. Структура электронных вычислительных машин. Л.: Машиностроение, 1979. 384с.
2. Каган Б.М. Электронные вычислительные машины и системы: Учеб. пособие для вузов. - 2-е изд. перераб. и доп. - М.: Энергоатомиздат, 1985. - 552с., ил.
3. Организация ЭВМ. 5-е изд./ К. Хамахер, З. Заки. - СПб.: Питер; Киев: Издательская группа BHV, 2003. -848 с.: ил. - (Серия "Классика computer science").
4. Цилькер Б.Я., Орлов С.А. Организация ЭВМ и систем. Учебник для вузов. - СПб.: Питер. 200 - 668 с.: ил.
Размещено на Allbest.ru
Подобные документы
Периодизация развития электронных вычислительных машин. Счетные машины Паскаля и Лейбница. Описаний эволюционного развития отечественных и зарубежных пяти поколений электронных вычислительных машин. Сущность внедрения виртуальных средств мультимедиа.
доклад [23,6 K], добавлен 20.12.2008Принципы, которые положены в основу построения большинства электронных вычислительных машин. Сущность принципа двоичного кодирования и программного управления. Структурный состав основной памяти. Основные блоки ЭВМ по Джону фон Нейману: память, процессор.
презентация [96,2 K], добавлен 01.04.2010Современные программные комплексы для создания электронных схем: AutoCAD MEP, Компас, Proteus VSM. Стандартные библиотеки графических элементов для создания схем коммуникаций. Создание электронных схем энергоресурсосбережения на примере завода Буммаш.
курсовая работа [2,4 M], добавлен 20.06.2013Роль компьютеров и информационных технологий в жизни современно человека. Основные принципы функционирования современных персональных электронных вычислительных машин. Основные устройства компьютера, компоненты системного блока и их взаимодействие.
реферат [29,2 K], добавлен 10.12.2012Теоретические основы эквивалентности конечных автоматов-распознавателей и их минимизация. Определение математических моделей Мили и Мура. Их графическое и табличное представление. Примеры построения конечных автоматов, распознающих некоторые языки.
курсовая работа [567,8 K], добавлен 02.05.2015Классические принципы построения электронных вычислительных машин, их основные блоки: арифметико-логический, устройства управления, ввода-вывода и памяти. Автоматизация перевода информации. Двоичное кодирование и организация оперативной памяти компьютера.
презентация [55,2 K], добавлен 22.02.2015Понятие автомата как дискретного преобразователя информации, особенности его состояний. Синтез конечных автоматов, их задания и структурных анализ. Построение синтеза функций возбуждения элементарных автоматов. Комбинационный синтез конечных автоматов.
курсовая работа [336,4 K], добавлен 01.06.2014Логические узлы как основа устройства компьютера. Логические операции, позволяющие производить анализ получаемой информации и таблицы истинности. Условное высказывание, импликация, эквивалентность. Структура полного одноразрядного двоичного сумматора.
реферат [211,7 K], добавлен 14.12.2010Историческое развитие средств вычислений. Структурные схемы вычислительных систем. Развитие элементной базы и развитие архитектуры самих систем. Основные классы вычислительных машин. Каналы передачи данных. Требования к составу периферийных устройств.
реферат [48,7 K], добавлен 09.01.2011Особенность электронных таблиц Excel, возможности применения формул для описания связи между значениями различных ячеек. Способы ввода данных, формул и их последующего редактирования, типы ссылок на ячейки и диапазоны, особенности работы со ссылками.
контрольная работа [86,8 K], добавлен 13.03.2019
