Блок сложения и умножения чисел с фиксированной запятой (точкой) в графическом редакторе программы Quartus II фирмы Altera
Разработка блока, осуществляющего операции сложения и умножения чисел с фиксированной запятой (точкой) в графическом редакторе программы Quartus II фирмы Altera. Осуществление работы с 24-х разрядными числами. Схема блока, проведение его тестирования.
| Рубрика | Программирование, компьютеры и кибернетика |
| Вид | отчет по практике |
| Язык | русский |
| Дата добавления | 19.07.2012 |
| Размер файла | 1,8 M |
Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже
Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Размещено на http://www.allbest.ru/
Теоретическая часть
ФГУП ФЕДЕРАЛЬНЫЙ НАУЧНО-ПРОИЗВОДСТВЕННЫЙ ЦЕНТР
НАУЧНО-ИССЛЕДОВАТЕЛЬСКИЙ ИНСТИТУТ ИЗМЕРИТЕЛЬНЫХ СИСТЕМ им. Ю.Е. Седакова - это современный научно-производственный комплекс. Институт основан в 1966-ом году. В настоящее время численность сотрудников составляет около 3200 человек. Директором НИИИС является Седаков Андрей Юлиевич.
КОНЦЕПЦИЯ РАЗВИТИЯ ИНСТИТУТА
Концепция развития НИИИС состоит в поддержании структуры института как единого оборонно-конверсионного комплекса, использующего технологии двойного применения с инновационным характером деятельности, гарантирующего сохранение научно-производственного потенциала, качественную разработку и серийное изготовление новейших образцов радиоэлектронных приборов и программных средств, создание конверсионной продукции мирового уровня с возможностью динамичного перераспределения внутренних ресурсов предприятия в зависимости от изменения потребностей общества.
НАПРАВЛЕНИЯ ДЕЯТЕЛЬНОСТИ ИНСТИТУТА
§ Программно-технические средства, системы и комплексы автоматизированных систем управления технологическими процессами атомных электростанций.
§ Информационно-управляющие системы реального времени для ТЭК.
§ Приборы контроля параметров технологических процессов.
§ Изделия микроэлектроники.
ПРИОРИТЕТНЫЕ НАПРАВЛЕНИЯ ДЕЯТЕЛЬНОСТИ
ПЕРСПЕКТИВНЫЕ ВООРУЖЕНИЯ, ВОЕННАЯ И СПЕЦИАЛЬНАЯ ТЕХНИКА
§ Системы телеметрического и специального контроля.
§ Элементная база специальной микроэлектроники.
ИНФОРМАЦИОННО-ТЕЛЕКОММУНИКАЦИОННЫЕ ТЕХНОЛОГИИ И ЭЛЕКТРОНИКА
§ Информационно-управляющие системы реального времени для ТЭК.
§ Аппаратные и программные средства автоматизированного управления энергоблоками АЭС.
§ Электронные приборы измерения физических параметров.
ЭКОЛОГИЯ И РАЦИОНАЛЬНОЕ ПРИРОДОПОЛЬЗОВАНИЕ
§ Компьютерные газоанализаторы.
§ Многоуровневые подсистемы экологического мониторинга, интегрированные АСУ ТП предприятий ТЭК.
ПРОИЗВОДСТВЕННЫЕ ТЕХНОЛОГИИ
§ Современных коммутационных плат и электронных модулей.
§ Тонкопленочных гибридных интегральных схем обработки НЧ, ВЧ, цифровых сигналов.
§ АФС и ВЧ блоков миллиметрового диапазона радиоволн.
§ Проектирования и изготовления специальной электронной компонентной базы с проектными нормами 0,35 - 0,5 мкм.
НИИИС ВЫПОЛНЯЕТ:
§ Научно-исследовательские работы.
§ Опытно-конструкторские разработки, инжиниринг.
§ Проектно-изыскательские работы.
§ Серийный выпуск продукции.
§ Сопровождение продукции в течение жизненного цикла.
Практическое задание
Цель практической работы в отделе: разработать блок сложения и умножения чисел с фиксированной запятой (точкой) в графическом редакторе программы QUARTUS II фирмы ALTERA.
Теория. Числа с фиксированной запятой (точкой).
Число с фиксированной запятой (точкой) - формат представления вещественного числа в памяти ЭВМ в виде целого числа. При этом само число x и его целочисленное представление x' связаны формулой
, (1)
где z - цена (вес) младшего разряда.
Операции с числами с фиксированной запятой (точкой):
1. Сложение и вычитание
(3)
2. Умножение и деление чисел с фиксированной точкой отличаются от умножения целочисленных на константу
где [] - операция округление до целого. В частности, если в дробной части f бит
. (6)
Практика
Блок сложения и умножения осуществляет работу с 24-х разрядными числами, где 16 разрядов после запятой, 7 разрядов - целые и один разряд - знаковый. Блок может работать с числами в интервале от - 128 до +127 с точностью 0,0000152587890625.
В графическом редакторе QUARTUSII для создания блока сложения и умножения были использованы следующие элементы стандартных библиотек: LPM_ADD_SUB (блок суммирования и вычитания), LPM_MULT (блок умножения), LPM_MUX (мультиплексор), LPM_OR и BOR8 (элементы ИЛИ), AND2 (элемент 2И), NOT (элемент НЕ), OR2 (элемент 2ИЛИ). Для ввода и вывода сигналов были использованы элементы стандартной библиотеки INPUT и OUTPUT.
Схема блока сложения и умножения представлена на рисунке.1
Блок сложения и умножения
На входы clk и clken сумматора LPM_ADD_SUB и умножителя LPM_MULT подаются синхроимпульсы и сигнал разрешения соответственно. На входы dataa [23.0] и datab [23.0] в параллельном коде задаются операнды чисел с фиксированной запятой. С выходов result_sum [23.0] сумматора LPM_ADD_SUB и умножителя LPM_MULT result [47.0] снимаются результаты операций сложения и умножения чисел соответственно, которые затем поступают на входы мультиплексора LPM_MUX0. Для осуществления деления на по формуле (4) с выхода result [47.0] умножителя LPM_MULT были взяты только сигналы result [38.16]. В зависимости от сигнала логической единицы или логического нуля на входе мультиплексора LPM_MUX0, выбирается результат сложения или результат умножения соответственно. Итоговый результат снимается с выхода OUT [23.0]. С помощью выхода сигнала переполнения overflow можно отследить переполнение разрядной сетки и искажение знакового разряда числа. Сигналы переполнения от сумматора LPM_ADD_SUB и умножителя LPM_MULT аналогично выбираются через мультиплексор LPM_MUX1. Сигнал переполнения при операции суммирования формируется сумматором LPM_ADD_SUB, а сигнал переполнения при операции умножения, для отрицательных чисел результата формируется с помощью элемента BOR8, для положительных чисел результата - с помощью элемента LPM_OR2 путем логического сложения сигналов result [46.39]. Для выбора отрицательных или положительных чисел результата задействованы: инвертор - NOT, 2 элемента 2И - AND2, 1 элемент 2ИЛИ - OR2.
Было проведено тестирование блока сложения и умножения в программе QUARTUS II.
1. Операция сложения:
а) При сложении чисел - 128 (битовое представление 111111111111111111111111) и 0 (битовое представление 000000000000000000000000) получается - 128 (битовое представление 111111111111111111111111). На рисунке 2 приведены диаграммы моделирования данной операции.
б) При сложении чисел 0,0001220703125 (битовое представление 000000000000000000001000) и 8 (битовое представление 000010000000000000000000) получается 8,0001220703125 (битовое представление 000010000000000000000000). На рисунке 3 приведены диаграммы моделирования данной операции.
в) При сложении чисел - 8 (битовое представление 11101111111111111111111) и - 0,015625 (битовое представление 111111111111101111111111) получается - 8,015625 (битовое представление 111101111111101111111110). На рисунке 4 приведены диаграммы моделирования данной операции.
2. Операция умножения 24-х разрядных чисел.
а) При умножении чисел 0,0625 (битовое представление 000000000001000000000000) и 0,00390625 (битовое представление 000000000000000100000000) получается 0,000244140625 (битовое представление 000000000000000000010000). На рисунке 5 приведены диаграммы моделирования данной операции.
Проверка результат умножения по формуле (4)
Получили число 0,000244140625 (000000000000000000010000)
б) При умножении чисел 67,9999847412109375 (битовое представление 010000111111111111111111) и 127,9995574951171875 (битовое представление 011111111111111111100011) получается 570423244,0004425048828125 (11111111111011111001100). На рисунке 6 приведены диаграммы моделирования данной операции.
В результате получается переполнение разрядной сетки и искажение знакового разряда.
в) При умножении чисел - 0,125 (битовое представление 111111111101111111111111) и - 0,0009765625 (битовое представление 111111111111111110111111) получается 0,0001220703125 (битовое представление 000000000000000000001000). На рисунке 7 приведены диаграммы моделирования данной операции.
Проверим полученный результат по формуле (4)
Получили число 0,0001220703125 (000000000000000000001000)
г) При умножении чисел - 64,0000457763671875 (битовое представление 110000000000000000000011) и 127,9995574951171875 (битовое представление 011111111111111111100011) получается
536869439,9986724853515625 (битовое представление 100000000000100010111111). На рисунке 8 приведены диаграммы моделирования данной операции.
Получили отрицательное число с искаженным знаковым разрядом.
графический редактор блок сложение
Заключение
В ходе практики получена информация:
· о структуре ФГУП "ФНПЦ НИИИС им. Ю.Е. Седакова";
· об основных направлениях деятельности предприятия, которые включают создание:
§ программно-технических средств, систем и комплексов автоматизированных систем управления технологическими процессами атомных электростанций;
§ информационно-управляющих систем реального времени для ТЭК;
§ приборов контроля параметров технологических процессов;
§ изделий микроэлектроники.
В ходе практической работы, в программе QUARTUS II был разработан блок, осуществляющий операции сложения и умножения чисел с фиксированной запятой. Были учтены такие явления, как переполнение разрядной сетки и искажение знакового разряда результирующего числа. Разработанный блок был проверен с помощью моделирования. Результаты моделирования подтвердили правильность работы блока сложения и умножения. Было проведено экспериментальное исследование блока сложения и умножения переведенного в базис ПЛИС фирмы Xilinx. Эксперимент осуществлялся с помощью отладочной платы Spartan-3AN FPGA Starter Kit Board с ПЛИС XC3S700AN фирмы Xilinx. Экспериментальные результаты совпали с результатами моделирования. Разработанный блок будет использоваться в проектах и темах отдела.
Размещено на Allbest.ru
Подобные документы
Разработка алгоритма работы блока сложения дробных двоичных чисел в обратном модифицированном коде с фиксированной запятой. Определение состава узлов и управляющих сигналов блока по схеме электрической функциональной, описание его принципа работы.
реферат [415,8 K], добавлен 29.11.2010Обобщенная структура центрального процессора. Основные характеристики и классификация устройств управления. Структура арифметико-логического устройства для сложения, вычитания и умножения чисел с фиксированной запятой. Параллельные вычислительные системы.
шпаргалка [688,3 K], добавлен 24.06.2009Выполнение операции деления в ЭВМ. Умножение чисел, представленных в форме с плавающей запятой. Методы ускорения операции умножения. Матричный метод умножения. Деление чисел в машинах с плавающей запятой. Деление чисел с восстановлением остатков.
реферат [49,4 K], добавлен 18.01.2011Разработка вычислительного устройства для умножения двоичных чисел с фиксированной запятой, без знака, представленных в прямом коде. Алгоритм операции, структурная схема АЛУ, диаграмма управляющих сигналов, функциональная схема устройства управления.
контрольная работа [180,2 K], добавлен 01.10.2014Разработка структурной, функциональной и принципиальной схем блока выполнения арифметической операции над числами, представленными в дополнительном коде в форме с плавающей запятой. Алгоритмы выполнения операции умножения. Анализ временных задержек.
курсовая работа [287,7 K], добавлен 07.06.2013Основные типы модулей, использующиеся в среде программирования Delphi 6. Концепция объектно-ориентированного программирования. Разработка эскизного и технического проектов программы. Алгоритм выполнения операций сложения, вычитания и умножения матриц.
курсовая работа [559,1 K], добавлен 03.01.2011Выполнение операции умножения над числами с фиксированной точкой со сдвигом суммы частичных произведений вправо. Разработка структуры центрального процессора при выполнении двухадресной команды со следующими способами адресации: прямая и регистровая.
курсовая работа [459,5 K], добавлен 25.03.2012Создание программы ввода с клавиатуры двух чисел в 9-ричной системе счисления размером с слово, выполнение над ними деления и вывода результата в исходной системе счисления. Программа предусматривает контроль вводимой информации и результат операции.
лабораторная работа [11,3 K], добавлен 13.02.2009Изучение принципа работы цифрового автомата для сложения двоичных чисел, представленных в форме с фиксированной запятой, на базисе алгебры Буля. Правила построения операционных и функциональных схем отдельных устройств, логических систем и функций.
курсовая работа [1,2 M], добавлен 24.01.2014Анализ технического задания. Разработка программы по вычислению функции на языке ассемблер для микропроцессора Кр580ВМ80. Алгоритмы программного умножения, деления, сложения, вычитания и сдвига влево многобайтных чисел. Расчет времени работы программы.
курсовая работа [88,2 K], добавлен 19.09.2012
