Рис 3.2 Формат команды Fcom m64real.

Адрес операнда m64real определяется полями mod, r/m, sib и disp. Адрес вычисляется целочисленным процессором. К началу операции он уже сформирован. Бит х [0] первого байта команды определяет тип операции. Поле MF определяет тип операнда, При m64real MF=10.

4. Блок - схема процессора

5.1 Алгоритм операции FISUB m80real

Порядок выполнения состоит из следующих этапов:

1. Чтение второго операнда из ОП;

2. Операция вычитания;

3. Запись результата вычитания в стек.

1 этап.

Адрес данного к началу операции уже вычислен и находится в адресном регистре EAR. По заданию длина слова ОП равна 64бита. Поэтому операнд выбирается в регистр чтения RGR за одно обращение: RGRW=MEM [EAR].

Рис.5.1.

Возможные варианты позиционирования предложены на Рис.5.1 (a).

процессор плавающая точка алгоритм

Рис.5.1 (a). Варианты позиционирования 80 real.

Схема позиционирования m80real приведена на рис.5.1 (б).

Рис.5.1 (б). Позиционирование 80 real.

2 этап.

Первый операнд читается из вершины стека в рабочий регистр RG1: RG1=ST (0).

Второй операнд читается в рабочий регистр из регистра данных RG2: RG2=RGD.

Разность формируется в RG3.

Регистр операндов RG1 и RG2 и регистр суммы RG3 подразделяются на субрегистры знаков (S1,S2,S3), порядков (E1,E2,E3) и мантисс (M1,M2,M3). Регистры мантисс расширены до 68 бит для увеличения точности вычислений. Окончательный результат округляется до 64 бит.

Обработка знаков происходит в соответствии с табл.5.1, где Sm - знак разности мантисс.

Таблица 5.1

Прежде чем сделать операцию вычитания мантисс, необходимо уравнять порядки. Для этого в начале находим E=E1-E2. Если E>0, то производится сдвиг M2 на E вправо (dec E), если E<0, то сдвигаем M1 на E вправо (inc E). уравнивание заканчивается при E=0. Если E>67, то сразу обнуляем сдвигаемую мантиссу, чтобы исключить ненужные сдвиги. Порядок результата E3 равен большему из E1 и E2.

В зависимости от знаков операндов (табл.5.1), производим сложение или вычитание мантисс.

Операция вычитания FISUB заканчивается нормализацией и округлением результата:

если M3 получилось в ДК, то M3 преобразуем в прямой код (ПК) M3=M3+1;

если произошло переполнение мантиссы, то делаем нормализацию вправо: M3=R1 (M3), E3=E3+1;

если отсутствует явный бит в M3, то делаем нормализацию влево: M3=Lk (M3), E3=E3-k, где k-число ведущих нулей;

округление M3 до 64 бит в зависимости от режима округления - поле RC (табл.5.2)

Таблица 5.2

При нормализации возможны следующие особые случаи:

мантисса M3=0 (потеря значимости);

при инкременте E3 возникает переполнение порядка;

пре декременте E3 возникает антипереполнение порядка.

При возникновении подобных случаев фиксируются следующие признаки результатов:

Z-нулевой результат;

S-знак результата;

P-потеря точности;

O-переполнение порядка;

U-антипереполнение порядка.

Маскированные реакции на особые случаи:

Z-запись в ST истинного нуля;

O-запись кода бесконечности;

U-запись кода нуля или денормализованного значения.

Схема операции FISUB m64real приведена на рис.5.2.

Эта команда анализирует число в вершине стека и формирует код условия в слове SW. Сравнение производится с операндом из ОП. Алгоритм представлен на рис.5.3.

Порядок выполнения операции состоит из следующих этапов:

1. чтение второго операнда из ОП;

2. преобразование второго операнда из формата 64real в формат 80real;

3. операция сравнения;

1 этап

Адрес данного к началу операции вычислен и находится в адресном регистре EAR. По заданию длина слова ОП равна 128 бит. Поэтому операнд выбирается в регистр чтения RGR за одно обращение:

RGRW=MEM [EAR] (рис.5.3.)

Рис.5.3.

2 этап

Преобразование второго операнда из формата 64real в формат 80real включает в себя следующие действия:

позиционирование прочитанного данного, т.е. размещение его в приемном регистре в некотором стандартном виде;

преобразование из формата ОТ в формат РТ.

Позиционирование можно изобразить следующим рисунком (рис.5.3 (а.)

Аналогично получим другие варианты позиционирования m64real:

Рис.5.3 (а). Позиционирование m64real.

Case (EAR [0: 3])

{

100B: RGD [75: 10]: =R63 (RGRW)

011B: RGD [75: 10]: =R47 (RGRW)

010B: RGD [75: 10]: =R31 (RGRW)

001B: RGD [75: 10]: =R15 (RGRW)

000B: RGD [75: 10]: = (RGRW)

}

RGD [78: 75,11: 0]: =0;

Преобразование вещественных чисел.

Число формата ОТ в формат РТ преобразуется в следующей последовательности. RGD представляем в виде субрегистров знака - S (RGD [79]), порядка - Е (RGD [71: 64]) и мантиссы М (RGD [63: 39]).

Если число равно нулю, то результатом будет код нуля в формате РТ: Е=0, М=0.

Если число нормализовано:

E=E+15360

сдвинуть мантиссу (биты 63: 0) на один бит вправо и записать 1 в бит 63:М=1. R1 (M).

Если число денормализовано, провести его нормализацию:

прибавить к порядку 15360: Е=Е+15360;

производить сдвиг мантиссы влево до появления 1 в ее старшем бите, при каждом сдвиге вычитать 1 из порядка: М=L1 (M), Е=Е-1.

3 этап

Таблица 2.2

Рис.5.4 Алгоритм операции Fcom m64real.

6. Структурные схемы блоков процессора

6.1 Блок памяти

В данном курсовом проекте используется одноуровневая память данных емкостью 8Кб и длиной слова ОП 128 бит. Адрес данного к началу операции вычислен и находится в адресном регистре ЕАR. В операциях с ПТ минимальный размер данного 2 байта, поэтому адресация производится с точностью до двухбайтового слова W. Адрес содержит 12 бит, из них старшие 9 адресуют слово МW, а младшие 3 - слово W в MW.

В курсовом проекте адресуются данные длиной 80 бит. Адресация памяти для заданных форматов приведена на рис.6.1.

При выборке из ОП читается всегда полное слово MW в регистр чтения-записи RGRW [127: 0]. При записи данное должно быть размещено в ОП в соответствии со своим форматом и адресом, поскольку запись полного слова может привести к разрушению информации в соседних полях слова памяти. Для этого память выполнена в виде восьми банков Б7, Б6, Б5, Б4, БЗ, Б2, Б1, БО, которые хранят соответственно двухбайтовые слова W7, W6, W5, W4, WЗ, W2, W1, WО всех слов памяти.

Рис.6.1 Адресация памяти для формата m80real и m64real.

6.2 Блок преобразования форматов

При разработке алгоритмов операции FBLD m80dec описаны основные действия в БПФ. Укрупненная схема БПФ приведена на рис.6.3 Она включает в себя прямой (ППФ) преобразователь форматов, коммутатор прямого (КПП) позиционирования со схемами управления СУПП. Коммутатор управляются сигналами EAR [0: 1]. Преобразователями управляют специальные последовательности микрокодов, вырабатываемые БМУ в зависимости от вида преобразования и его шага, а также от промежуточных результатов преобразования. Управляющий код мультиплексора вырабатывается СУПП в зависимости от формата данного и младших битов адреса.

Рис.6.3 Укрупнённая схема БПФ

Структурная схема блока ППФ для нормализованных чисел приведена на рис 6.4 На один вход сумматора SМ1 подаем из RGRW смещенный порядок Е, а на другой константу 15360. На выходе SМ1 получаем смешенный порядок Е для формата 80геа1 и передаем ее в разряды 78-64 RGD. Разряды мантиссы М из регистра RGRW передаются в старшие разряды регистра сдвига RGS1, а в младшие записываем нули. Осуществляем сдвиг на 1 разряд вправо с занесением “1” в освободившийся разряд. В разряды 63-0 RGD передаем значение с выхода RGS1.

Рис. 6.4 Структурная схема блока ППФ

6.3 Блок регистров

Блок регистров (рис.6.5) включает в себя регистровый стек SТ, регистр тэгов TW, регистр управления CW, регистр состояния SW, регистр первого операнда RG1, схему анализа и модификации TW, CW и SW. ST имеет адресный вход А=ТОР (адресует вершину стека). Чтение из ST происходит по сигналу RD (RG1=ST). Запись в ST происходит по сигналу RW по шине А из регистра результата БОД.

Схема анализа и модификации выполняет проверку и модификацию тэгов, установку битов особых случаев, проверку масок.

Рис.6.5 Структурная схема блока регистров

6.4 Блок обработки данных

Обобщенная схема БОД.

БОД выполняет операцию вычитания над поступающими на его входы операндами. Обобщенная схема БОД приведена на рис.6.6.

В нее входят регистры RG1 и RG2 первого и второго операндов, компаратор СОМР для сравнения операндов с кодами истинного нуля, блок выполнения операций БВО, регистр результата RGB. Константы для сравнения с операндом поступают на компаратор из ПЗУ констант в составе блока микропрограммного управления БМУ. БВО разделяют на схему обработки знаков, блок обработки порядков БОП, блок обработки мантисс БОМ и формирователь признака результата ФПР.

Рис.6.6 Обобщенная структурная схема БОД.

Блок вычитания.

На основании алгоритма операции FISUB m64real (раздел 5.1) разработан блок вычитания. Вариант схемы БВО представлен на рис 6.7.

Регистры операндов RG1 и RG2 и регистр суммы RG3 подразделяются на субрегистры знаков (S1, S2, S3), порядков (E1, E2, E3) и мантисс (М1, М2, М3).

Регистры мантисс расширены до 68 бит для увеличения точности вычислений. Окончательный результат округляется до 64 бит.

Сумматор мантисс SME выполняет операции вычитания (М1-М2) мантисс. Сумматор порядков SME выполняет операции вычитания порядков Е1-Е2, а также передачу Е1 или Е2 на выход SME. Схемы уравнивания порядков нормализации и округления работают в соответствии с алгоритмом, который описан в п.5.1 (этап 2).

Схема обработки знаков определяет действие над мантиссами и знак результата S3 в зависимости от знаков операндов S1, S2 и знака разности мантисс Sm (табл.5.1).

Представим поподробнее блоки обработки знаков и уравнивания порядков. Их структурные схемы представлены на рис.6.8 и рис.6.9.

Рис. 6.8 Обработка знаков.

Рис.6.7 Структурная схема БВО вычитания.

6.5 Блок микропрограммного управления

В состав БМУ (рис.6.9) входят регистр команд RGК, регистр RGМК, схема управления последовательностью микрокоманд УПМ, мультиплексор кода условия МКУ, инвертор кода условия ИКУ, счетчик микрокоманд СМК, преобразователь кода операции ПКОп, мультиплексор адреса МК МУАД, память констант ПЗУК.

ПЗУ МК содержит микропрограммы выполняемых операций. RGМК хранит выбранную микрокоманд (микрокод) на время ее исполнения. В микрокоманде выделяется часть, которая управляет операционными блоками - ОП, БПФ, БР, БОД и часть, которая управляет самим БМУ. В МК, которая управляет БМУ входят следующие поля: СНА - управление адресом следующей МК, СС - определяет проверяемое логическое условие (ЛУ), I - бит инверсии условия, J - бит безусловного перехода, Адр/К - поле адреса или константы, которое содержит адрес следующей МК, адрес ПЗУ констант или небольшую константу К.

МКУ выделяет ЛУ, указанное СС, а ИКУ передает полученное значение X на УПМ с инверсией или без нее в зависимости от бита 1.

ПКОп преобразует код операции в начальный адрес НА микропрограммы этой операции или непосредственно в микрокод.

УПМ управляет мультиплексором адреса МК МУАД в зависимости от полей СНА и J МК и значения условия X.

Рис 6.9 Схема БМУ

Размещено на Allbest.ru