Разработка структурной схемы на базе микропроцессорного комплекта К1810

Размещено на http://www.allbest.ru/

17

Размещено на http://www.allbest.ru/

Кафедра информационных технологий и управляющих систем

КУРСОВАЯ РАБОТА

на тему

РАЗРАБОТКА СТРУКТУРНОЙ СХЕМЫ НА БАЗЕ МИКРОПРОЦЕССОРНОГО КОМПЛЕКТА К1810

Содержание

1. Данные для разработки

2. Введение

3. Микропроцессор К1810ВМ88

4. Арбитр шины К1810ВБ89Л1

5. Микросхемы КР580ИР83

6. Генератор тактовых импульсов КР1810ГФ84

7. Арифметический сопроцессор К1810ВМ87

8. Блок дешифрации адресов

9. Блок памяти ОЗУ

10. Контроллер динамического ОЗУ К1810ВТ03

11. Блок памяти ПЗУ

12. Программируемый периферийный адаптер КР580ВВ55

13. Аналого-цифровой преобразователь К1113ПВ1

Список литературы

В данной работе в состав микропроцессорного комплект войдут:

микропроцессор К1810ВМ88,

генератор тактовых импульсов КР1810ГФ84,

арбитр шины К1810ВБ89Л1,

8-рязрядные адресные регистры КР580ИР83,

арифметический сопроцессор К1810ВМ87,

контроллер динамического ОЗУ - микросхема К1810ВТ03

ОЗУ К565РУ5,

ПЗУ 573РФ4,

программируемый периферийный адаптер КР580ВВ55,

10-разрядный аналого-цифровой преобразователь К1113ПВ1.

Исходные данные для разработки блока дешифрации адресов:

начальный адрес ОЗУ80000h,

объём ОЗУ256 Kb,

БИС ОЗУ типа 565РУ7 с организацией 256Kx1 (объёмом 32 Kb),

объём ПЗУ32 Kb,

БИС ПЗУ типа573РФ4 с организацией 8Кх8 (объёмом 8 Kb),

начальный адрес

ввода-вывода для первой

периферийной БИС 2C0h.

Успешное решение многообразных задач с помощью микропроцессорных средств требует постоянного улучшения характеристик последних, прежде всего производительности, и расширения функциональных возможностей. Этим требованиям на современном этапе отвечает поколение микропроцессорных комплектов (МПК). БИС повышенных степени интеграции, разрядности и быстродействия. Типичным представителем этого поколения является МПК БИС серии К1810.

Центральный процессор (ЦП) К1810ВМ88 комплекта имеет разрядность данных 8 бит, разрядность адреса данных 20 бит и тактовую частоту до 5 Мгц. Его производительность на порядок превышает производительность ранее разработанного 8-битного МП К580ВМ8. Дополнительное увеличение вычислительной мощности микропроцессорных систем (МПС), построенных на основе БИС серии К1810, достигается благодаря использованию арифметического сопроцессора К1810ВМ87. Арифметический сопроцессор с высокими точностью и быстродействием выполняет разнообразные операции над числами с фиксированной и плавающей запятой. Наличие большого числа схем различной степени интеграции в МПК серии К1810 упрощает разработку МПС и делает их компактными и экономичными.

Микросхема К1810ВМ88 представляет собой однокристальный 16-битовый МП, выполненный по высококачественной n-МОП-технологии. Он содержит 14 16-битовых внутренних регистров и образует 16-битовую шину данных для связи с внешней памятью и портами ввода-вывода. Шина адреса имеет 20 линий, что позволяет непосредственно адресоваться к памяти ёмкостью до 1 Mb. Пространство памяти разделяется на сегменты по 64 Кб, причем в любой момент времени МП может обращаться к ячейкам четырех сегментов, которые программно выбраны в качестве текущих. Сегментация памяти обеспечивает удобный механизм вычисления физических адресов и способствует модульному проектированию программного обеспечения, что упрощает программирование и отладку.

Для сокращения необходимого числа выводов БИС младшие 16 адресных линий мультиплексированы во времени с линиями данных и составляют единую шину адреса/данных (ШАД). Четыре старшие адресные линии аналогично мультиплексированы с линиями состояния. Чтобы сигналы этих линий можно было использовать в системе, хи обязательно разделяют с помощью внешних схем, т. е. осуществляют демультиплексирование шин.

При выполнении операций ввода/вывода используются 8- или 16-битовые адреса, так что кроме доступа к основной памяти МП может обращаться к портам, суммарная емкость памяти которых составляет 64 Кб. В БИС реализована многоуровневая система прерываний по вектору с числом векторов до 256. Адреса подпрограмм прерывания занимают область емкостью 1 Кб, которая располагается в памяти, начиная с младших адресов. Предусмотрена также организация прямого доступа к памяти, данных и управления.

Назначение выводов БИС зависит от режима работы МП. AD15-AD0 - мультиплексная (совмещенная) двунаправленная шина адреса/данных, по которой с разделением во времени передаются адресная информация и данные. В первом такте цикла шины - цикла обращения к ЗУ или внешнему устройству (ВУ) - МП выдает на эту шину младшие 16 бит адреса памяти или полный адрес внешнего устройства. Этот адрес обязательно должен быть зафиксирован и сохранен в течении всего цикла, для чего используется внешний регистр-защелка, куда записывается адресная информация с помощью строба адреса ALE. Регистр-защелка должен иметь три стабильные входные буферы и обеспечивать малое время переключения при большой нагрузочной способности. Во второй половине цикла шины по линиям AD15-AD0 передаются адреса данных или байты команд, сопровождаемых стробом данных DEN.

A19/S6 - A16/S3 - мультиплексные входные линии адреса/состояния. В первом такте на эти линии выдаются старшие 4 бит адреса памяти, а при адресации внешнего устройства - нули. В остальных тактах цикла шины МП выдает на эти линии сигналы состояния S6 - S3.

ALE - строб адреса (разрешение защелкивания адреса), выдается в начале каждого цикла шины и используется для записи адреса в регистр-защелку, т. е. для демультиплексирования шины AD. - строб данных (разрешение передачи данных). Выдается в цикле чтения, записи и разрешения выхода шинных формирователей. INTA - подтверждение запроса прерывания. RDY - готовность, указывает на то, что адресуемое в данном цикле устройство готово к обмену данными. - проверка, используется в месте с командой ожидания. CLK - тактовая синхронизация. Сигнал синхронизации от внешнего генератора тактовых импульсов. RESET - сброс, переводит МП с определенное начальное состояние, в котором сброшены сегментные регистры, указатель команд IP, все флаги, регистры очереди команд и все внутренние триггеры в устройстве управления. - блокировка шины, информирует устройство системы, что они не должны пытаться запрашивать шину.

Арбитр шины К1810ВБ89Л1 используется в многопроцессорных системах в качестве устройства, осуществляющего синхронизацию доступа множества МП к системной шине. Дешифратор состояний в зависимости от кода состояния МП запускает схему приоритетного арбитража, интерфейса multibus и местной шины на выполнение действий по захвату или освобождению системной шины. Схема приоритетного арбитража производит арбитраж микропроцессоров, запрашивающих управление системной шиной, и по тактовому сигналу МП, занимающего шину, осуществляет действия по её освобождению. Интерфейс multibus осуществляет процедуру освобождения арбитров шины многопроцессорной системы и синхронизирует действия по захвату системной шины. Интерфейс местной шины формирует сигнал разрешения доступа к системной шине для шинного интерфейса МП. Устройство управления осуществляет синхронизацию и управления режимами работы арбитра шин со стороны МП. Входы сигналов - состояния микропроцессора. CLK - входные сигналы от генератора тактовых импульсов ГФ84. - сигнал запрета освобождения системной шины. ANRQ - вход разрешения освобождения системной шины. RESB - вход выбора режима работы с резидентной шиной. - вход разрешения доступа к системной шине для арбитра, установленного в режим работы с системной и резидентной шиной. - вход выбора режима работы с периферийной шиной ввода/вывода. - выход разрешения доступа к системной шине. - начальная установка. BCLK - вход синхронизации системной шины. На него подаются тактовые импульсы от шинного тактового генератора, осуществляющего синхронизацию действий всех арбитров шин по захвату системной шины. В качестве шинного тактового генератора может служить генератор тактовых импульсов одного из МП многопроцессорной системы. - Сигнал запроса шины. Используется в схемах параллельного и циклического разрешения приоритета для запроса управления системной шиной. - вход приоритетного разрешения доступа к шине. - выход приоритетного разрешения доступа к шине, используется в системах со схемой последовательного арбитража, в которых выход соединён со входом . BUSY - вход/выход занятости шины. Сигнал = 0 выдается арбитром, получившим управление системной шиной, и служит для указания другим арбитрам, что системная шина занята. - вход/выход общего запроса шины.

Микросхемы КР580ИР82 и КР580ИР83 - 8-рязрядные адресные регистры, предназначены для связи микропроцессора с системной шиной. Микросхема КР580ИР82 - 8-разрядный D-регистр-«защёлка» без инверсии и с тремя состояниями на выходе, КР580ИР83 - 8-разрядный D-регистр-«защёлка» с инверсией и с тремя состояниями на выходе. Микросхема состоит из 8-ми одинаковых функциональных блоков и схемы управления. Блок содержит D-триггер-«защёлку» и мощный выходной вентиль без инверсии или с инверсией. При помощи схемы управления производится стробирование записывающей информации и управление третьим состоянием мощных выходных вентилей. В зависимости от состояния стробирующего сигнала STB микросхемы могут работать в двух режимах: в режиме шинного формирователя и в режиме хранения.

Рис.1. Разработка структурной схемы на базе серийного МП

Генератор тактовых импульсов (ГТИ) КР1810ГФ84 предназначен для управления ЦП КР1810ВВМ86 и периферийными устройствами, а также для синхронизации сигналов READY с тактовыми импульсами ЦП и сигналов интерфейсной шины Multibus. Генератор тактовых импульсов включает схемы формирования тактовых импульсов (OSC, CLK, PCLK), сигнала сброса (RESET) и сигнала готовности (READY),

Схема формирования тактовых импульсов вырабатывает сигналы: CLK - тактовой частоты для ЦП КР1810ВМ88, PCLK - тактовой частоты для управления периферийными БИС, OSC - тактовой частоты задающего генератора, необходимые для управления устройствами, входящими в систему, и для синхронизации.

Сигналы могут формироваться из колебаний основной частоты кварцевого резонатора, подключаемого к входам Х1, Х2, или третьей гармоники кварцевого резонатора, выделяемой LC - фильтром или от внешнего генератора, подключаемого ко входам EFI.

Выбор режима функционирования определяется потенциалом на входе . Если этот вход подключен к «земле», то ГТИ работает в режиме формирования сигналов от внутреннего генератора (SGN), если на подается высокий потенциал - то в режиме формирования сигналов от внешнего генератора.

Схема формирования сигнала сброса RESET имеет на входе триггер Шмита, а на входе - триггер, формирующий фронт сигнала RESET по срезу CLK.

Схема формирования тактовых импульсов имеет специальный вход синхронизации (CSYNC), с помощью которого возможно синхронизировать работу нескольких ГТИ, входящих в систему. Такая синхронизация осуществляется с помощью двух D-триггеров по входам CSYNC и EFI.

Схема формирования сигнала готовности (READY). Входной сигнал READY ЦП КР1810ВМ88 используется дл подтверждения готовности к обмену. Высокий уровень напряжения на входе указывает на наличие данных на ШД. Схема формирования этого сигнала в ГТИ построена так, чтобы упростить включение системы в интерфейсную шину стандарта Multibus, и имеет две пары идентичных сигналов RDY1, AEN1 и RDY2, AEN2, объединённых схемой или. Сигналы RDY формируются элементами, входящими в систему, и свидетельствуют об их готовности у обмену. Сигналы разрешают формирование сигнала READY по сигналам RDY, подтверждая адресацию к адресуемому элементу.

Схема включения ГТИ КР1810ГФ84 и МК КР1810ВМ88 показана на рис. 2.

Размещено на http://www.allbest.ru/

17

Размещено на http://www.allbest.ru/

Рис. 2 . Схема включения ГТИ КР1810ГФ84 и МК КР1810ВМ88

Микросхема К1810ВМ87 представляет собой однокристальный 80 - битовый арифметический сопроцессор (АСП), выполненный по высококачественной n-МОП технологии.

Сопроцессор К1810ВМ87 может быть использован только совместно с центральным процессором ВМ86/ВМ88. Сопроцессор предназначен для повышения производительности центрального процессора в среднем в 100 раз при выполнении операций с многоразрядными и вещественными числами. Совмещение ЦП ВМ88 с сопроцессором ВМ87 сводится к простым соединениям соответствующих выводов без использования дополнительных ИС.

Сопроцессор содержит четыре 16-битовых, один 64-битовый и восемь 80-битовых регистров. Он имеет 16-битовую шину данных для связи с ОЗУ и портами вода - вывода, отображаемые в память. Шина адреса имеет 20 линий, что позволяет при передаче данных непосредственно адресоваться к памяти ёмкостью до 1 Mb. Для экономии числа выводов младшие 16 адресных линий мультиплексированы во времени с линиями данных и составляют единую шину адреса/данных. Четыре старших адресных линии аналогично мультиплексированы с линиями состояния АСП. Чтобы сигналы этих линий можно было использовать в системе их обязательно разделяют с помощью тех же внешних ИС, которые используются ЦП.

Входы/выходы AD7 - AD0 и A15 - A8 предназначены для формирования адресов и передачи данных. A19-A16 - выходы для формирования четырёх старших разрядов адреса. - выходные сигналы кода состояния. Вход/выход используется для запроса / предоставления доступа к локальной шине ЦП, когда сопроцессору требуется переслать операнд. QS1, QS0 - входные сигналы кода состояния очереди команд. Они позволяют сопроцессору следить за состоянием очереди команд ЦП с тем, чтобы синхронизировать начало выполнения очередной команды. Выходной сигнал INT запроса прерывания подключается ко входу контроллера прерываний. BUSY - выходной сигнал занятости. Сигнал READY - выходной сигнал готовности от внешних устройств. Сигнал RDY подтверждения готовности от памяти или ВУ синхронизируется тактовым генератором К1810ГФ84, который формирует сигнал READY для АСП и ЦП. RESET - выходной сигнал сброса, устанавливающий сопроцессор в начальное состояние. CLK - входной сигнал тактовой частоты от генератора тактовых импульсов К1810ГФ84. GND - вывод для заземления.

На рис. 3 приводится схема включения АСП и процессора ВМ88.

Размещено на http://www.allbest.ru/

17

Размещено на http://www.allbest.ru/

Рис. 3 Схема включения АСП и процессора ВМ88.

Для организации программно-управляемого обмена в параллельном коде с периферийными устройствами находит широкое применение микросхема КР580ВВ55.

Блок дешифрации адресов проектируемой МПС состоит из трёх частей: схемы формирования сигналов CS (выбор кристалла) для микросхем ОЗУ блока памяти, схемы формирования сигналов CS для микросхем ПЗУ блока памяти и схемы формирования сигналов CS для программируемых периферийных БИС блока внешнего интерфейса.

На основе исходных данных число БИС ОЗУ в блоке памяти , т.е. общий объём ОЗУ делим на объём одной микросхемы. Аналогично число БИС ПЗУ в блоке памяти .

Для определения начального адреса ПЗУ необходимо из всего объёма адресного пространства процессора в 1 Mb (100000₁₆) вычесть заданный объём ПЗУ (число ячеек), т.е. 32Kb (32 * = 8000₁₆). Получаем: 100000₁₆ - 2000₁₆ = F8000₁₆. Таким образом ПЗУ всегда находится в самом конце первого мегабайта адресного пространства, т. к. после включения питания ЦП выбирает для исполнения первую команду по адресу FFFF0₁₆.

Для определения конечного адреса ОЗУ необходимо к заданному начальному адресу прибавить число ячеек ОЗУ и вычесть единицу. Получаем:

80000₁₆ + 40000₁₆ - 1= BFFFF₁₆.

Определим номера разрядов шины адреса для формирования общего сигнала выборки ОЗУ (SELECT_RAM). Это те из 20 разрядов адреса, двоичные значения которых остаются постоянными для всех адресов из диапазона ОЗУ:

80000₁₆ … BFFFF₁₆ = 10000000000000000000₂ … 10111111111111111111₂.

Разряды, сохраняющие постоянное значение, подчёркнуты. Они соответствуют сигналам системной шины адреса A₁₉, A₁₈.

Таким образом, сигналы A₁₉, A₁₈ подаются на блок дешифрации адресов и формируют общий сигнал выборки ОЗУ

SELECT_RAM =

В формировании сигнала SELECT_RAM участвуют также сигналы MRDC, MWTC системной шины управления, т. к. ОЗУ в блоке памяти должно быть выбрано (активно) только во время циклов чтения или записи в память. Во время циклов ввода-вывода ОЗУ не выбрано (пассивно; хранит раннее записанную информацию).

Т.к. по заданию БИС ОЗУ имеют одноразрядную шину данных (организация 256Kx1), то все 8 БИС включаются параллельно, тем самым составляя 8 бит (организация 256Kx8). Поэтому сигналы CS_X для выборки отдельных БИС ОЗУ не требуются .

Определим номера разрядов шины адреса для формирования общего сигнала выборки ПЗУ (SELECT_RОM). Это те из 20 разрядов адреса, двоичные значения которых остаются постоянными для всех адресов из диапазона ПЗУ:

FFFF0₁₆ … F8000₁₆ = 11111111111111110000₂ … 11111000000000000000₂.

Разряды, сохраняющие постоянное значение, подчёркнуты. Они соответствуют сигналам системной шины адреса A₁₉, A₁₈, A₁₇, A₁₆, A₁₅.

Таким образом, сигналы A₁₉, A₁₈, A₁₇, A₁₆, A₁₅ подаются на блок дешифрации адресов и формируют общий сигнал выборки ПЗУ

SELECT_RОM =

Здесь используется только управляющий сигнал чтения из памяти, т. к. в процессе функционирования МПС из ПЗУ только считываются коды машинных команд управляющей программы. При этом для формирования отдельных сигналов выборки микросхем ПЗУ используются разряды A₁₄ и A₁₃ системной шины адреса. Остальные 13 младших разрядов (A₁₂ … A₀) на блок дешифрации адресов не подаются, а подключаются непосредственно к адресным входам микросхем ПЗУ в блоке памяти.

= SELECT_RОM &

= SELECT_RОM &

= SELECT_RОM &

= SELECT_RОM &

На рис. 4 показана схема формирования сигналов CS выборки микросхем ОЗУ совместно со схемой формирования сигналов CS выборки микросхем ПЗУ блока памяти.

Рис. 4 Схема дешифрации адреса ОЗУ и ПЗУ

Порты ввода - вывода адресуются 16 - ю младшими разрядами системной шины адреса. В проектируемой МПС достаточно использовать лишь 10 младших разрядов (А₉…А₀). При этом от одного до 4 - х (в зависимости от типа программируемой БИС) младших разрядов подключаются непосредственно к адресным входам периферийных БИС в блоке внешнего интерфейса. Таким образом в блок дешифрации адресов будем использовать только 6 разрядов ША (А₉…А₄).

Отсюда следует, что начальный адрес ввода - вывода для второй периферийной БИС на 16 больше заданного начального адреса ввода - вывода для первой БИС. То есть в данном случае:

Addr.2 = Addr.1 + 10₁₆ = 2C0₁₆ + 10₁₆ = 2D0₁₆

Представим начальные адреса в виде двоичных комбинаций адресных сигналов. Начальный адрес первой периферийной БИС 2С0₁₆ = 1011000000. Начальный адрес второй периферийной БИС 2D0 = 1011010000. Получаем логические выражения для сигналов выборки обеих периферийных БИС:

В формировании сигналов выборки участвуют также сигналы IORC, IOWC системной шины управления, т. к. каждая периферийная БИС в блоке внешнего интерфейса должна быть выбрана (для обмена данными между ЦП и её внутренними регистрами) только во время циклов ввода - вывода. Во время циклов памяти программируемые периферийные БИС отключены от системной шины данных, т. е. соответствующие их выходы находятся в третьем состоянии (Z - состоянии).

На рис. 5 показана схема формирования сигналов CS выборки периферийных БИС блока внешнего интерфейса.

В блоке памяти ОЗУ используется БИС ОЗУ динамического типа 565РУ7. Для управления мультиплексированием адресных сигналов, формирования сигналов RAS (выбор строки) и CAS (выбор столбца), а также для организации режима регенерации микросхем ОЗУ динамического типа в блоке памяти дополнительно используем специализированную БИС - контроллер динамического ОЗУ - микросхема К1810ВТ03.

процессор дешифрация цифровой

Рис. 5 Схема дешифрация адреса периферийных БИС

КДП включен в режиме 64К с внешним генератором и внутренней регенерацией. К данной микросхеме по типовой схеме подключается банк ОЗУ, состоящий из 8-ми БИС динамического ОЗУ общим объемом 256Kb. Адресация к ячейкам памяти банка ОЗУ осуществляется линиями A15-A0 шины адреса, не задействованными в блоке дешифрации адресов. Инициализация (выбор кристалла) КДП осуществляется сигналом CS из блока дешифрации адресов.

Цикл регенерации КДП выполняется автономно. Во время запросов циклов памяти со стороны процессора КДП формирует соответствующие сигналы управления модулем ОЗУ, в цикле записи принимая данные с шины данных, а в цикле считывания, выставляя данные на входы буфера RG и фиксируя их сигналом XACK. Буфер RG открывается только на время цикла считывания, в остальное время находящийся в состоянии Z. На рис.6 приведена схема блока памяти ОЗУ.

Размещено на http://www.allbest.ru/

17

Размещено на http://www.allbest.ru/

Рис.6. Схема блока памяти ОЗУ.

Блок памяти ПЗУ реализован на основе 4-х микросхем К573РФ4. Адресация к ячейкам ПЗУ осуществляется линиями A12-A0 шины адреса. Выбор конкретной БИС ПЗУ осуществляется сигналами CS1-CS4 из блока дешифрации адресов, которые подаются на входы CS соответствующих БИС ПЗУ памяти.

Выходы D₀…D₇ БИС ПЗУ соединяются параллельно и подключаются к шине данных. На рис.7 приведена схема блока памяти ПЗУ.

Размещено на http://www.allbest.ru/

17

Размещено на http://www.allbest.ru/

Рис.7. Схема блока памяти ПЗУ.

Программируемый периферийный адаптер (ППА) КР580ВВ55 применяется для параллельного обмена данными с квитированием и без него как в режиме программного управления, так и по прерываниям. При этом организация однонаправленного или двунаправленного обмена данными выполняется программированием ВВ55.

В состав микросхемы ВВ55 входят три двунаправленных 8-разрядных порта, разделенных на две группы, два устройства управления группами портов и периферийная логика для согласования с системной шиной. Порты содержат буферные регистры и шинные формирователи с тремя состояниями. Схема управления содержит регистр управляющего слова CW, доступный только для записи.

Обмен информацией между МП и внутренними регистрами ВВ55 осуществляется через двунаправленный шинный формирователь и управляется сигналами CS, A0, A1, RD, WR. Адресные сигналы А0, А1 выбирают один из внутренних регистров, стробы RD и WR управляют направлением передачи, а сигнал CS определяет доступ к микросхеме.

Вход Reset служит для аппаратного сброса микросхемы в исходное состояние. Все регистры ВВ55, включая регистр управляющего слова CW, устанавливаются в состояние 0.

Микросхема К1113ПВ1 выполняет функцию 10-разрядного аналого-цифрового преобразования однополярного или биполярного входного сигнала с представлением результатов преобразования в параллельном двоичном коде. Выводы D0 - D9 являются цифровыми выходами. ИС К1113ПВ1А использует два питающих напряжения +5 В и -15 В - U и -U соответственно. Имеется 1 аналоговый вход W. Для связи АЦП с компьютером потребуется 13 линий. 10 линий непосредственно должны передавать цифровые данные. Выход АЦП "Готовность" RDY передает информацию о готовности данных. На вход "Гашение и преобразование" CO будет передаваться информация о приеме данных программой.

На рис. 4 иллюстрируется схема подключения АЦП через параллельный порт ВМ55.

Размещено на http://www.allbest.ru/

17

Размещено на http://www.allbest.ru/

Рис. 4. Схема подключения АЦП через параллельный порт ВМ55.

Список литературы

1. Микропроцессорный комплект К1810: Структура, программирование, применение: Справочная книга / Ю.М. Казаринов, В.Н. Номоконов, Г.С. Подклетов, Ф.В. Филиппов; под ред. Ю.М. Казаринова. - М.: Высшая школа, 1990. - 269 с.

2. Лебедев О.Н. Микросхемы памяти и их применение. - М.: Радио и связь, 1990. - 160 с.

3. Проектирование цифровых устройств на однокристальных микроконтроллерах / В.В. Сташин, А.В. Урусов, О.Ф. Мологонцева. - М.: Энергоатомиздат, 1990. - 224 с.

4. Микропроцессоры и микропроцессорные комплекты интегральных микросхем: Справочник: В 2 т. / Н.Н. Аверьянов и др.; Под ред. В.А. Шахнова. - М.: Радио и связь, 1988.

Размещено на Allbest.ru