Размещено на http://www.allbest.ru/

МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ

УКРАЇНСЬКИЙ ДЕРЖАВНИЙ ХІМІКО-ТЕХНОЛОГІЧНИЙ УНІВЕРСИТЕТ

Кафедра CKC

РЕФЕРАТ

ТЕМА: “Семейство процесорiв POWER_PC”

Виконав:

студент групи 3-IС-27 Куделя С.В.

Перевiрiв:

доцент Капiтонов О.Г.

Дніпропетровськ

УДХТУ

2009

ЗMIСT

1. Загальні відомості про роботу процесора

2. RISC - архітектура

2.1 Основні принципи RISC-архітектури

2.2 Відокремлювальні риси RISC - і CISC - архитектур

3. Особливості архітектури POWER

3.1 Архітектура POWER

3.2 Еволюція архітектури POWER в направленні архітектури PowerPC

3.2.1 PowerPC 601

3.2.2 PowerPC 603

3.2.3 Суперскалярний процесор PowerPC 604

3.2.4 PowerPC 620

Лiтература

1. Загальні відомості про роботу процесора

Якщо абстрагуватися від технологічних особливостей і частковостей в реалізації функцій, архітектура сучасного процесора для ПК выглядит достатньо просто:

Блок управління;

Регістри команд і даних;

Арифметико-логические прилади (АЛП);

Блок операцій з дійсними числами (FPU);

Буферна пам'ять (кэш) першого рівня (окремо для команд і даних);

Буферна пам'ять (кэш) другого рівня;

Інтерфейс системної шини.

В самому загальному вигляді алгоритм роботи процесора можна уявити слідуючим чином. Блок управління завантажує з оперативної пам'яті інструкції і дані, розмiщуе їх в кэш другого рівня. Звідси інструкції надходять в свій кэш першого рівня, а дані -- в свій. З кэша першого рівня команди і дані помiщаються в регістри. Арифметико-логічний пристрiй бере з регістрів інструкцію (що треба виконувати) і дані (операнды) і виконує над ними задані операції. Результат помiщаеться назад в регістри. Якщо операція вважається закінченої, дані переміщаються в кэш першого рівня, після цього другого і нарешті записуються в оперативну пам'ять. Така послідовність роботи утворить операційний потік процесора.

Для прискорення роботи процесора використають ряд архітектурних рішень, до основних з яких відносяться: конвейєрне виконання операцій, передбачення (трассировка) подальшого ходу програми, паралельне виконання інструкцій і многопоточнiсть.

Розглянемо приклад організації простого конвейєра. Операції вибірки з оперативної пам'яті є самыми повільними, тому вибірка команд і даних відбувається заздалегідь (з попередженням). Буфер вибірки з попередженням звичайно служить першим блоком першої стадії конвейєра операцій. На другий стадії декодируется команда, що надійшла і визначається склад і тип операндiв. На третій стадії дані викликаються з регістрів. На четвертій стадії операнди обробляються в тракте даних (включаючому АЛП). На п'ятій стадії дані записуються назад в регістр. Всі стадії працюють паралельно, в результаті під час кожного циклу завершується виконання однієї нової команди. Вперше конвейєр з'явився в процесорах Intel 80486.

Конвейєр операцій за рахунок спрощення окремих блоків здатний швидше виконувати операції, ніж складне АЛП. Менша кiлькiсть елементів дозволяє швидше переходити з одного стану в інше.

Ніж довже конвейєр, тим вище частотный потенціал процесора. Архітектура процесора Intel Pentium 4 {Celeron) передбачає конвейєр довжиною 20 стадій, а конвейєр процесора AMD Athlon XP (Duron) містить 12 стадій. Очевидно, що більш довгий конвейєр Pentium 4 при інших рівних умовах забезпечує перевагу над Athlon XP по максимальній робітничій частоті. Також очевидно, що для забезпечення безперервної роботи конвейєра необхідно постачати його безперервним потоком команд і даних. Однак код програм не може містити безперервні послідовності інструкцій. Часто в програмах зустрічаються операції галуження алгоритму.

Єдиною можливістю забезпечити безперервність роботи конвейєра залишається виконання інструкцій, на що вказує команда переходу десь далі, хоча адреса переходу ще невідома (механізм передбачення гiлкуванiй). Архітектура блоків зміни послідовності і передбачення гiлкуванiй є однією з самых складних і відповідальних в загальній конфігурації процесора. Адже у випадку помилки в передбаченнi потрібно очищати весь конвейєр і починати роботу ще раз, що негативно відбивається на продуктивності процесора.

Якщо архітектурою процесора передбачене більш одного конвейєра, її називають скалярної. Така архітектура була вперше реалізована в процесорах Intel Pentium (два конвейєра з п'ятих стадій кожний). В нинішній час застосовують суперскалярную архітектуру, що передбачає один конвейєр, включаючий на одній з стадій декілька паралельних виконавчих блоків. Суперскалярную архітектуру зараз мають практичні всі сучасні процесори, а первiстком був Intel Pentium II.

Поняття «многопоточнiсть» отримало вiдомiсть завдяки впровадженню технології Hyper Threading в процесорах Intel Pentium 4 (починаючи з модифікації на ядрі Northwood) для настiльних систем. Технологія передбачає одночасне виконання двох потоків (нiтей, по термінології Intel) програми на одному процесорі. Для цього використають особливості архітектури Pentium 4, довгий основний конвейєр і декілька окремих виконавчих блоків: для операцій над даними з що плаває крапкою, для інструкцій обробки ,що є мультимедийных даних (ММХ) і так далі. Доки основний конвейєр зай виконанням однієї нити програми, інші блоки можна зайняти виконанням другий нiтi. Для цього частина регістрів процесора виділена окремо і з точки зору операційної системи выглядит як другий, незалежний процесор. Завдяки Цьому програми, написані в розрахунку на багатопроцесорнi системи, будуть виконуватися швидше на однопроцесорнiй, але багатопоточнiй системі. По результатах тестiв незалежних експертів технологія Hyper Threading дасть приріст продуктивності на реальних (не оптiмiзованих) задачах 1-3%. На оптiмiзованих задачах прискорення досягає 30%.

В принципі є тільки два шляху покращувати продуктивність процесорів -- підвищувати частоту і підвищувати число виконуваних інструкцій за такт. Досі архітектура процесорів Pentium 4 була розрахована на перший шлях, але впровадження технології Hyper Threading -- це переключення стрілки на другий шлях. Поява технології Hyper Threading тягне декілька цікавих слідств: зміна засобів програмування додатків, привнесення багатопроцесорностi в масові системи, збільшення продуктивності процесорів. Однак на цьому шляху є декілька підводних каменів, на яких важливо не розбитися: відсутність нормальної підтримки з боку «домашніх» операційних систем і, найголовніше, необхідність перекомпiляцii (а в деяких випадках і зміни алгоритму) прикладань.

Реалізація технології Hyper Threading в процесорах Pentium 4 щоб вони в повній мірі змогли скористуватися перевагами Hyper Thmding. Теоретичні, наявність Hyper T'hreading робить можливим справді паралельну роботу операційної системи і прикладань -- а не по черзі.



2. RISC - архітектура

При проектуванні супермiнiкомпьютерiв на базі останніх досягнень СБIС-ТЕХНОЛОГІЇ виявилося неможливим повністю перенести в неї архітектуру вдалого комп'ютера, виконаного на іншій элементнiй базі. Такий перенос був би дуже неефективний через технічнi обмеженя на ресурси кристалу: площу, кількість транзисторів, потужність розсіювання і т. д.

Для зняття означених обмежень в Беркли (США, Калифорня) була розроблена RISC (Restricted (reduced) instruction set computer) архітектура (регiстро-орієнтована архітектура). Комп'ютери з такою архітектурою інколи називають комп'ютерами з скороченим набором команд. Суть її полягає в виділенні найбільш застосовуванних операцій і створенні архітектури, пристосованої для їхньої швидкої реалізації. Це дозволило в умовах обмежених ресурсів розробити комп'ютери з високою пропускною спроможністю.

2.1 Основні принципи RISC-АРХІТЕКТУРИ

В комп'ютерній індустрії спостерігається нинішній бум систем з RISC-архітектурою. Робочі станції і серверы, створені на базі концепції RISC, завоювали лiдирующi позиції завдяки своїм винятковим характеристикам і унікальним властивостям операційних систем типу UNIX, що використаються на цих платформах.

В самому початку 80-х років майже водночас завершилися теоретичні дослідження в області RISC-архітектури, що проводилися в Калiфорнiйському, Стэнфордському університетах, а також в лабораторіях фірми IBM. Особливу значущiсть має проект RISC-1, що очолили професора Давид Паттерсон і Карло Секуин. Саме вони ввели до вживання термін RISC і сформулювали чотири основних принципу RISC-архітектури:

Кожна команда незалежно від її типу виконується за один машинний цикл, тривалість якого повинна бути максимально короткої;

Всі команди повинні мати однакову довжину і використати мінімум адресних форматів, що різко спрощуе логіку центрального управління процесором;

Звернення до пам'яті відбувається тільки при виконанні операцій запису і читання, вся обробка даних здійснюється винятково в регистровiй структурі процесора;

Система команд повинна забезпечувати підтримку мови високого рівня. (маєтся на увазі підбір системи команд, найбільш ефективної для різноманітних мов програмування.)

Зі часом тлумачення деяких з цих принципів заазнало змін. В частковості, зрослі можливості технології дозволили істотно пом'якшити обмеження складу команд: замість полусотнi інструкцій, що використалися в архитектурах першого покоління, сучасні RISC-процесори реалізують біля 150 інструкцій. Однак основний закон RISC був і залишається непорушним: обробка даних повинна вестися тільки в рамках регистровiй структури і тільки в форматі команд "регістр - регістр - регістр".

В RISC-микропроцессорах значну частину площі кристалу займає тракт обробки даних, а секції управління і дешифратору відводиться дуже невелика його частина.

Апаратна підтримка вибраних операцій, безумовно, скорочує час їхнього виконання, однак критерієм такої реалізації є підвищення загальної продуктивності комп'ютера в цілому і його вартість. Тому при розробці архітектури необхідно проаналізувати результати компромісів між різноманітними підходами, різноманітними набiрамi операцій і на їхній основі вибрати оптимальне рішення.

Розвиток RISC-архітектури в значному ступені визначається успіхами в області проектування оптимiзуючiх компiляторiв. Тільки сучасна технологія компiляцii дозволяє ефективно використати переваги великого регiстрового файлу, конвейєрної організації і високої швидкості виконання команд. Є і інші властивості процесу оптiмiзацii в технології компиляции, звичайно що використаються в RISC-процесорах: реалізація затриманих переходів і суперскалярна обробка, що дозволять в один і той же момент часу посилати на виконання декілька команд.

2.2 Відокремлювальні риси RISC - і CISC - архитектур

Двома основними архитектурами набору команд, що використаються комп'ютерною промисловістю на сучасному етапі розвитку обчислювальної техніки, є архітектури CISC і RISC. Основоположником CISC-архітектури - архітектури з повним набором команд (CISC - Complete Instruction Set Computer) можна вважати фірму IBM з її базовою архітектурою IBM/360, ядро якої використовується з 1964 г. І дійшло до наших днів, наприклад, в таких сучасних мейнфреймах, як IBM ES/9000.

Лідером в розробці мiкропроцесорiв з повним набором команд вважається компанія Intel з мiкропроцесорами X86 і Pentium. Це практичні стандарт для ринку мiкропроцесорiв.

Простота архітектури RISC-процесора забезпечує його компактнiсть, практичну відсутність проблем з охoлoдженням кристалу, чого немає в процесорах фірми Intel, завзято шляху розвитку архітектури, що дотримується CISC. Формування стратегії CISC-архітектури відбулося за рахунок технологічної можливості перенесення "центру тяжiння" обробки даних з програмного рівня системи на апаратний, бо основний шлях підвищення ефективності для CISC-комп'ютера бачився, в першу чергу, в спрощенні компiляторiв і мiнiмiзацii виконуваного модуля. На сьогодняшній день CISC-процесори майже монопольно займають на комп'ютерному ринку сектор персональних комп'ютерів, однак RISC-процесорам немає рівних в секторі високопродуктивних серверов і робoчих станцій.

Основні риси RISC-архітектури з аналогічними по характеру рисами CISC-архітектури відображаються слідуючим чином (табл..1):

Таблиця 1. Основні риси архітектури

CISC_архитектура	RISC-архитектура
Многобайтовые команды	Однобайтовые команды
Малое количество регистров	Большое количество регистров
Сложные команды	Простые команды
]Одна или менее команд за один цикл процессора	Несколько команд за один цикл процессора
Традиционно одно исполнительное устройство	Несколько исполнительных устройств

Однім з важливих переваг RISC-архітектури є висока швидкість арифметичних обчислень. RISC-процесори першими досягли планкi найбільш розповсюдженого стандарту IEEE 754, що встановлюється 32-разрядный формат для подання чисел з фіксованою крапкою і 64-разрядный формат "повної точності" для чисел з крапкою що плаває. Висока швидкість виконання арифметичних операцій в поєднанні з високою точністю обчислень забезпечує RISC-процесорам безумовне лiдерство по швидкодії в порівнянні з CISC-процесорами.

Іншою особливістю RISC-процесорів є комплекс засобів, що забезпечують беззупинну роботу арифметичних приладів: механізм динамічного прогнозування гiлкувань, велика кількість оперативних регістрів, багаторiвнева вбудована кэш-пам'ять.

Організація регiстровой структури - основна гідність і основна проблема RISC. Практично будь-яка реалізація RISC-архітектури використає тримісні операції обробки, в який результат і два операнда мають самостійну адресацiю - R1:=R2, R3. Це дозволяє без істотних витрат часу вибрати операнды з регістрів ,що адресуються оперативних і записати в регістр результат операції. Крім того, тримісні операції дадуть компiлятору більшу гнучкість у порівнянні з типовими двомісними операціями формату "регістр - пам'ять" архітектури CISC. В поєднанні з швидкодіючою арифметикою RISC-операції типу "регістр - регістр" стають дуже потужним засобом підвищення продуктивності процесора.

Разом з тим опора на регістри є ахiллесовою п'ятою RISC-архітектури. Проблема в тому, що в процесі виконання задачі RISC-система неодноразово примушена оновлювати зміст регістрів процесора, причому за мінімальний час, щоб не викликати тривалих простоiв арифметичного приладу. Для CISC-систем подібної проблеми не існує, оскільки модифікація регістрів може відбуватися на тлі обробки команд формату "пам'ять - пам'ять".

Існують два підходу до рішення проблеми модифікації регістрів в RISC-архітектурі: апаратний, запропонований в проектах RISC-1 і RISC-2, і програмний, розроблений фахівцями IВМ і Стэндфордского університету. Принципова різниця між ними полягає в тому, що апаратне рішення засноване на прагненні зменшити час виклика процедур за рахунок настанови додаткового обладнання процесора, тоді як програмне рішення базується на можливостях компiлятора і є більш экономичним з точки зору апаратури процесора.

3. Особливості архітектури POWER

Істотний розвиток RISC-архітектури в компанії IBM відбулся при розробці архітектури POWER в кінці 80-х. Архітектура POWER (і її пiднаправлення POWER2 та PowerPC) в нинішній час є основою сімейства робочих станцій і серверов RISC System/6000 компанії IBM.

Розвиток архітектури рухався в наступних напрямках: втілення концепції суперскалярнiй обробки; поліпшення архітектури як цільового об'єкту компiляторiв; скорочення довжини конвейєра і часу виконання команд і, нарешті, пріоритетна орієнтація на ефективне виконання операцій з крапкою ,що плаває.

3.1 Архітектура POWER

Архітектура POWER в багатьох відношеннях дотримує найбільш важливих відокремлювальних особливостей RISC: фіксованої довжини команд, архітектури регістр - регістр, простих засобів адресацii, простих (не інтерпретації) команд ,що вимагають, великого регiстрового файлу і трьохоперандного (неразрушительного) формату команд. Однак архітектура POWER має також декілька додаткових властивостей, що відрізняють її від інших RISC-архитектур.

По-перше, набір команд був заснований на ідеї суперскалярнiй обробки. В базовій архітектурі команди розподіляються по трьом незалежним виконавчим пристроям: приладу переходів, приладу з фіксованою крапкою і приладу з крапкою ,що плаває. Команди можуть спрямовуватися в кожне з цих приладів водночас, де вони можуть виконуватися водночас і закінчуватися не в порядку надходження. Для збільшення рівня паралелизма, що може досягнуть на практиці, архітектура набору команд визначає для кожного з приладів незалежний набір регістрів. Це мiнiмiзуe зв'язку і сiнхроiизацieю, необхідні між приладами, дозволяючи завдяки цьому виконавчим приладам настроюватися на динамічну суміш команд. Будь-який зв'язок по даним між приладами повинeн аналізуватися компiлятором, що може її ефективно спланировать. Але це тільки концептуальна модель. Будь-який конкретний процесор з архітектурою POWER може розглядати будь-якiй з концептуальних приладів як безліч виконавчих приладів для підтримки додаткового параллелiзма команд. Але існування моделі призводить до погодженої розробки набору команд, що, природно, підтримує ступінь паралелизма, принаймні рівний трьом.

По-друге, архітектура POWER поширена декількома "змішаними" командами для скорочення часів виконання. Можливо, єдиним недоліком технології RISC у порівнянні з CISC, є те, що інколи вона використає більшу кількість команд для виконання одного і того же завдання. Було виявлене, що в багатьох випадках збільшення розміру коду можна уникнути шляхом невеликого розширення набору команд, що зовсім не означає повернення до складних команд, подібних команд CISC. Наприклад, значна частина збільшення програмного коду була виявлена в кодах прологу і епілогу, зв'язаних з збереженням і відновленням регістрів під час виклика процедури. Щоб усунути цей чинник, IBM ввела команди "групової завантаження і записи", що забезпечують пересилання декількох регістрів в пам'ять - з пам'яті з допомогою єдиної команди. Угоди про зв'язки, що використаються компiляторами POWER, розглядають задачі планування, що поділяються бібліотеки і динамічне зв'язування як простий, єдиний механізм. Це було зроблене з допомогою побічної адресацii шляхом таблиці змісту (TOC - Table Of Contents), що модифікується під час завантаження. Команди групової завантаження і записи були важливим елементом цих угод про зв'язки.

Архітектура POWER забезпечує також інші засоби скорочення часу виконання команд, такі, як просторий набір команд для манiпулювання бiтовимi полями, змішані команди множення-додавання з крапкою ,що плаває, настанову регістру умов в якості побічного ефекту нормального виконання команди і команди завантаження і записи рядків (що працюють з довільно вырiвнянними рядками байтiв).

Третім чинником, що відрізняє архітектуру POWER від багатьох інших RISC-архитектур, є відсутність механізму "затриманих переходів". Звичайно цей механізм забезпечує виконання команди, наступної за командою умовного переходу, перед виконанням самого переходу. Цей механізм ефективно працював в ранніх RISC-машинах для заповнення "пузиря", що з'являється при оцінці умов для вибору направлення переходу і вибірки нового потоку команд. Однак в більш розвинутих суперскалярних машинах цей механізм може виявитися неефективним, оскільки один такт затримки команди переходу може призвести до появі декількох "пузирів", що не можуть бути покриті з допомогою одного архітектурного слоту затримки. Архітектура переходів POWER була організована для підтримки методики "попереднього перегляду умовних переходів" (branch-lockahead) і методики "свертывания переходів" (branch-folding).

Методика реалізації умовних переходів, що використається в архітектурі POWER, є четвертою унікальною властивістю у порівнянні з іншими RISC-процесорами. Архітектура POWER визначає розширені властивості регістру умов. Проблема архiтектур з традиційним регістром умов полягає в тому, що настанова бiтов умов як побічного ефекту виконання команди ставить серйозні обмеження на можливість компiлятора змінити порядок слiдування команд. Крім того, регістр умов являє собою єдиний архітектурний ресурс, що створить серйозна скрута в машині, що паралельно виконує декілька команд або виконує команди не в порядку їхньої появи в програмі. Деякі RISC-архітектури обходять цю проблему шляхом повного винятку з свого складу регістру умов і вимагають настанови коду умов з допомогою команд порівняння в універсальний регістр або шляхом включення операції порівняння в саму команду переходу. Останній підхід потенційно перевантажує конвейєр команд при виконанні переходу.

Архітектура POWER передбачає: a) спеціальний бiт в коді операції кожної команди, що робить модифікацію регістру умов додатковою можливістю, і завдяки цьому відновлює спроможність компiлятора реорганізувати код, і б) (восемь) регістрів умов для того, щоб обминути проблему єдиного ресурсу і забезпечити більше число імен регістру умов так, що компiлятор може розмістити і розподілити ресурси регістру умов, як він це робить для універсальних регістрів.

Іншою причиною вибору моделі розширеного регістру умов є те, що вона погодиться з організацією машини в вигляді незалежних виконавчих приладів. Концептуально регістр умов є локальним по відношенню до влаштування переходів. Отже, для оцінки направлення виконання умовного переходу не обов'язково звертатися до універсального регистровому файлу. Для того ступеня, з якої компiлятор може заздалегідь спланувати модифікацію коду умови (і/або завантажити заздалегідь регістри адреси переходу), апаратура може заздалегідь передбачити і звернути умовні переходи, виділяючи їх з потоку команд. Це дозволяє визволити в конвейєрі тимчасовиї слот (такт) видачі команди, звичайно зайнятий командою переходу, і дасть можливість диспетчеру команд створювати безперервний лінійний потік команд для обчислювальних виконавчих приладів.

Перша реалізація архітектури POWER з'явилася на ринку в 1990 г. Після цього компанія IBM подала на ринок ще дві версії процесорів POWER2 і POWER2+, що забезпечують підтримку кэш-пам'яті другого рівня і що мають розширений набір команд ,.

По даним IBM, процесор POWER вимагає менш одного такту для виконанні однієї команди у порівнянні з приблизно 1.25 такту у процесора Motorola 68040, 1.45 такту у процесора SPARC, 1.8 такту у Intel i486DX і 1.8 такту Hewlett Packard PA-RISC. Тактова частота архітектурного ряду в залежності від моделі міняється від 25 до 62 МГЦ.

Процесори POWER працюють на частоті 33, 41.6, 45, 50 і 62.5 МГЦ. Архітектура POWER включає рoздiльну кэш-пам'ять команд і даних (за винятком робочих станцій і серверов робочих груп початкового рівня, що мають однокристальну реалізацію процесора POWER і загальну кэш-пам'ять команд і даних), 64 - або 128-битовую шину пам'яті і 52-битовый виртуальний адрес. Вона також має інтегрований процесор крапки, що плаває, що дуже важливо для науково-технічних прикладань з інтенсивними обчисленнями, хоча поточна стратегія RS/6000 націлена і на комерційні прикладання. RS/6000 показує гарну продуктивність на крапці що плаває: 134.6 SPECp92 для POWERstation/POWERserver 580. Це менш, ніж рівень моделей Hewlett Packard 9000 Series 800 G/H/I-50, що досягають рівня 150 SPECfp92.

Для реалізації швидкої обробки введення-висновку в архітектурі POWER використовується шина Micro Channel, що має пропускну спроможність 40 або 80 Мб/с. Шина Micro Channel включає 64-битовую шину даних і забезпечує підтримку роботи декількох головних адаптерів шини. Така підтримка дозволяє мережевим контролерам, видеоадаптерам і іншим інтелектуальним приладам передавати інформацію по шині незалежно від основного процесора, що знижує навантаження на процесор і відповідно збільшує системну продуктивність.

Багатокристальний набір POWER2 складається з восьмі напiвзаказних мiкросхем (приладів):

Блоку кэш-пам'яті команд (ICU) - 32 Кб, має два порта з 128-битовыми шинами;

Блоку приладів цілочисельної арифметики (FXU) - містить два цілочисельних конвейєра і два блоку регістрів загального призначення (по 32 32-битовых регістру). Виконує всі цілочисельні і логические операції, а також всі операції звернення до пам'яті;

Блоку приладів крапки ,що плаває (FPU) - містить два конвейєра для виконання операцій з крапкою, що плаває подвійної точності, а також 54 64-битовых регістру крапки, що плаває;

Чотирьох блоків кэш-пам'яті даних - максимальний обсяг кэш-пам'яті першого рівня складає 256 Кб. Кожний блок має два порта. Влаштування реалізує також ряд функцій відкриття і корекцii помилок при взаємодії з системою пам'яті;

Блоку управління пам'яттю (MMU).

Набір кристалів POWER2 містить порядку 23 млн транзисторів на площі 1217 мм2 і виготовлений по технології КМОП з проектними нормами 0.45 мк. Розсiювана потужність на частоті 66.5 МГЦ складає 65 Вт.

Продуктивність процесора POWER2 у порівнянні з POWER значно підвищена: при тактовой частоті 71.5 МГЦ вона досягає 131 SPECint92 і 274 SPECfp92.

3.2 Еволюція архітектури POWER в направленні архітектури PowerPC

Компанія IBM розповсюджує вплив архітектури POWER в направленні малих систем з допомогою платформи PowerPC. Архітектура POWER в цій формі може забезпечувати рівень продуктивності і масштабiруемiсть, можливості, що перевищують сучасних персональних комп'ютерів. PowerPC базується на платформі RS/6000 в простий конфігурації. В архітектурному плані основні відзнаки цих двох розробок складаються лише в тому, що системи PowerPC використають однокристальну реалізацію архітектури POWER, що виробляється компанією Motorola, в той час як більшість систем RS/6000 використають багатокристальну реалізацію. Першим на ринку був проголошений процесор 601, призначений для використання в настiльних робітничих станціях компаній IBM і Apple. За ним послiдували кристали 603 для портативних і настiльних систем початкового рівня і 604 для високопродуктивних настiльних систем. Нарешті, процесор 620 розроблений спеціально для серверних конфігурацій, і очікується, що зі своєю 64-битовой організацією він забезпечить винятково високий рівень продуктивності.

При розробці архітектури PowerPC для задоволення потреб трьох різноманітних компаній (Apple, IBM і Motorola) при збереженні совместимостi з RS/6000 в архітектурі POWER були зроблені зміни в наступних напрямках:

Спрощення архітектури з метою пристосування її для реалізації дешевих однокристальних процесорів;

Усунення команд, що можуть стати перешкодою підвищення тактовой частоти;

Усунення архітектурних перешкод суперскалярной обробці і позачерговому виконанню команд;

Додання властивостей, необхідних для підтримки симетричної багатопроцесорной обробки;

Додання нових властивостей, що вважаються необхідними для майбутніх прикладних програм;

Забезпечення тривалого часу життя архітектури шляхом її розширення до 64-битовой.

Архітектура PowerPC підтримує ту же базову модель програмування і призначення кодів операцій команд, що і архітектура POWER. В тих місцях, де були зроблені зміни, що могли потенційно перешкоджати процесорам PowerPC виконувати існуючі двоичнi коди RS/6000, були розставлені "пастки", що забезпечують переривання і эмуляцию з допомогою програмного забезпечення. Такі зміни вводилися, природно, тільки в тих випадках, якщо відповідна можливість або використовувалася не дуже часто в кодах прикладних програм, або була ізольована в бібліотечних програмах, якi можна просто замінити.

процесор risc архітектура cisc power

3.2.1 PowerPC 601

Перший мiкропроцесор PowerPC, PowerPC 601, в нинішній час випускається як компанією IBM, так і компанією Motorola. Він являє собою процесор середнього класу і передзначений для використання в настльних обчислювальних системах малої і середньої вартості. Він був розроблений в якості перехідної моделі від архітектури POWER до архітектури PowerPC і реалізує можливості обох архитектур. При цьому двоiчнi коди RS/6000 виконуються на ньому без змін, що дало додатковий час розробникам компiляторiв для засвоєння архітектури PowerPC, а також розробникам прикладних систем, що повинні перекомпiлiровати свої програми, щоб повністю використати можливості архітектури PowerPC.

Процесор 601 базувався на однокристальному процесорі IBM, що був розроблений на час створення альянсу трьох ведучих фірм. Але по порівнянню зі своїм попередником, PowerPC 601 заазнав серйозних змін в сторону підвищення продуктивності і зниження вартості. Наприклад, в його склад було включене більш складне влаштування переходів, розширені можливостями мультiпроцесорной роботи, включаючи інтерфейс шини високопродуктивного процесора 88110 компанії Motorola. В Power 601 реалізована суперскалярна обробка, що дозволить видавати на виконання в кожному такті 3 команди, можливо не в порядку їхнього розташування в програмному коді.

Рис 4. Блок-схема процесора PowerPC 603

3.2.2 PowerPC 603

PowerPC 603 є першим мiкропроцессором в сімействі PowerPC, що повністю підтримуe архітектуру PowerPC (рис. 4.).

Процесор PowerPC 603 містить (рис. 5):

Влаштування обробки переходів і вибірки команд;

Цілочисельне влаштування АЛП;

Влаштування для операцій з крапкой що плаває FPU

Кэш-пам'ять для даних і команд ємністю по 8 Кбайт кожний;

Набір з 32 цілочисельних регістрів РОН;

Набір з 32 регістрів РПЗ для чисел з крапкой що плаває ;

Влаштування черги і розподілу команд;

Буфер завершення команд;

Буфери записів і завантаження, а також інтерфейс з зовнішніми ША і ШД.

Оскільки Power PC 603 є суперскалярним мiкропроцесором, те він може видавати в виконавчі прилади до трьох команд і завершувати їхнє виконання в одному машинному такті. Для збільшення продуктивності процесор припускає позачергове виконання команд. Окрім цього, вiн забезпечує програмуемиi режими зниження потужності, що споживається.

При обробці даних команди розподіляються між п'ятьма виконавчими приладами у заданому програмою порядку. Якщо залежності між командами будуть відстуні, то вони виконуються миттєво.

Цілочисельна АЛП виконує більшість команд за один такт. Пристрiй FPU має конвейєрну організацію і виконує операції з крапкой що плаває як з одинарною, так і з подвійною точністю.

Команди умовних переходів обробляються влаштуванням переходів. Якщо умови переходу доступні, то рішення про направлення переходу приймається відразу; інакше виконання наступних команд триває з допущенням. Пересилання даних між кэш-пам'ятьтю даних і регістром РПЗ обробляються приладами завантаження і запам'ятовування.

У випадку промаха у разі звертання до кэш-пам'яті звернення до основної пам'яті здійснюється з допомогою 64-битовой високопродуктивної шини, подібній шині мiкропроцесора MC 88110. Для максiмiзацii пропускної спроможності кэш-пам'ять взаємодіє з основною пам'яттю головним чином шляхом групових операцій, що дозволяють заповнити рядок кэш-пам'яті за одну транзакцiю.

Результати виконання команди спрямовуються в буфер завершення команд (completion buffer) і після цього послідовно записуються в відповідний регiстровий файл по мірі вилучення команд з буферу завершення. Для мiнiмiзацii конфліктів по регістрам в процесорі PowerPC 603 передбачені окремі набори з 32 цілочисельних регістрів загального призначення і 32 регістрів крапки, що плаває.

3.2.3 Суперскалярний процесор PwerPC 604

Суперскалярний процесор PwerPC 604 забезпечує одночасне видавання до чотирьох команд. При цьому паралельно в кожному такті може завершуватися виконання до шести команд. Процесор включає шість виконавчих приладів, що можуть працювати паралельно:

Влаштування крапки, що плаває (FPU);

Влаштування виконання переходів (BPU);

Влаштування завантаження-запису (LSU);

Три цілочисельних прилади (IU):

Два однотактних цілочисельних прилади (SCIU);

Одне багатотактне цілочисельне влаштування (MCIU).

Така паралельна конструкція в поєднанні зі специфікацією команд PowerPC, що допускає реалізацію прискореного виконання команд, забезпечує високу ефективність і більшу пропускну спроможність процесора. Буфери перейменування регістрів, буферні станції резервування, динамічне прогнозування направлення умовних переходів і влаштування завершення виконання команд що застосовуються в процесорі 604 істотно збільшують пропускну спроможність системи, гарантують завершення виконання команд в порядку, наказаном програмою, і забезпечують реалізацію моделі точного переривання.

В процесорі 604 є окремі прилади управління пам'яттю і окремі по 16 Кбайт внутрішні кэши для команд і даних. В ньому реалізовані два буферу перетворення вiртуальних адрес в фізичні TLB (окремо для команд і для даних), що містять по 128 рядків. Обидва буферу є двохканальними множествено-асоціативними і забезпечують змінний розмір сторінок вiртуальной пам'яті.

Кэш-пам'яті і буферу TLB використають для заміщення блоків алгоритм LRU.

Процесор 604 має 64-битовую зовнішню шину даних і 32-битовую шину адреси. Интерфейсный протокол процесора 604 дозволяє декільком головним приладам шини конкурувати за системні ресурси за наявності централізованого зовнішнього арбітра. Крім того, внутрішні логичi схеми спостереження за шиною підтримують когерентнiсть кэш-пам'яті в мультiпроцесорних конфігураціях.

Процесор 604 забезпечує як поодинокi, так і групові пересилання даних у разі звертання до основної пам'яті.

3.2.4 PowerPC 620

Процесор PowerPC 620 в відзнаку від своїх попередників повністю 64-битовый процесор. При роботі на тактовой частоті 133 МГЦ його продуктивність оцінюється в 225 одиниць SPECint92 і 300 одиниць SPECfp92, що відповідно на 40 і 100% більше показників процесора PowerPC 604.

Подібно іншим 64-битовым процесорам, PowerPC 620 містить 64-битовые регістри загального призначення і крапки, що плаває і забезпечує формування 64-битовых вiртуальних адрес. При цьому зберігається сумiстнiсть з 32-битовым режимом роботи, що реалізувалися в інших моделях сімейства PowerPC.

В процесорі є кэш-пам'ять даних і команд загальною ємністю 64 Кбайт, интерфейснi схеми управління кэш-пам'яттю другого рівня, 128-битовая шина даних між процесором і основною пам'яттю, а також логичнi схеми підтримання когерентного стану пам'яті при організації багатопроцесорноi системи.

Процесор PowerPC 620 націлений на ринок високопродуктивних робoчих станцій і серверов.

Литература

1. Современные высокопроизводительные компьютеры E-mail: info@citforum.ru

2. Аппаратно-программные платформы корпоративных информационных систем E-mail: info@citforum.ru

3. Серверы корпоративных баз данных E-mail: info@citforum.ru

4. Процессоры для IBM-совместимых компьютеров "КомпьютерПресс"

5. М. К. Буза, Введение в архитектуру компьютеров Минск.: БГУ, 1999. - 253 с.

6. Бабич Н.П., Жуков И.А. Компьютерная схемотехника. К.: "МК - Пресс",2004. - 574 с.

7. В.И. Мураховский, Компьютер своими руками. Москва, "АСТ - ПРЕСС КНИГА",

2004. - 400 с.

8. Серверы корпоративных баз данных E-mail: info@citforum.ru

Размещено на Allbest.ru