17

ХЕРСОНСКИЙ НАЦИОНАЛЬНЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ

Факультет кибернетики

Контрольная работа

по дисциплине:

«Компьютерная электроника»

На тему:

РАЗРАБОТКА БЛОКА ДИНАМИЧЕСКОГО ОЗУ С МУЛЬТИПЛЕКСОРОМ КОДА АДРЕСА

Выполнила:

студентка группы 2зКСС2 Петрова Е.В.

Преподаватель: Тверезовский В.С.

Херсон

2007

Содержание

Введение

Организация работы блока динамического ОЗУ с мультиплексором кода адреса

Принцип работы микросхемы динамических ОЗУ К565РУ3Г

Параметры микросхемы К565РУ3Г

Расчет нагрузочной способности микросхемы К565РУ3Г

Организация работы микросхемы К555КП2

Принцип работы микросхемы КР580ИР82

Расчет надежности блока динамического ОЗУ

Расчет потребляемой мощности блоком ОЗУ

Перечень литературы

Введение

ОЗУ выполняют запись, хранение и считывание произвольной двоичной информации. Оно является основным устройством памяти цифровых систем, в котором хранятся программы, определяющие процесс текущей обработки информации и массив обрабатываемых данных. Современные цифровые системы ОЗУ строятся из специальных микросхем памяти, которые объединяются в соответствующий функциональный блок.

Целью курсового проекта является разработка блока динамического ОЗУ емкостью 16 Кбайт для 8-разрядных микропроцессорных устройств и закрепление полученных в процессе изучения дисциплины ЭВМ системы, комплексы и сети знаний по динамической памяти.

Организация работы блока динамического ОЗУ с мультиплексором кода адреса

Для реалезации усройства необходимы: накопитель информации, состоящий из микросхем памяти (модуль памяти), и схемы управления.

Структурная схема такого блока показана в приложении 4.

Модуль памяти, обозначаемый как DD1-DD8 на функциональной схеме, построен на микросхемах К565РУ3Г путем соединения их одноименных выводов, кроме информационных. Сигналы RAS и CAS формирует контроллер ОЗУ CLC. , сигнал MWTC с шины управления подан на вход W/R. Для снижения степени рассогласования с ТТЛ управляющими элементами целесообразно подключение всех адресных и управляющих линий ко входам микросхем памяти осуществлять через резисторы с сопротивлением 20-30 Ом.

Буфер выходных данных DD13 реализован на парралельном 8-разрядном регистре КР580ИР82. Сигнал управления регистром вырабатывает контроллер ОЗУ. Сигнал ОЕ управляет выходами: при 0 они открыты для считывания, при 1-переходят в третье состояние, сигнал СЕ управляет входами: при 1 они открыты для записи, при 0 блокированы.

В блоке ОЗУ буферизованы только его выходные линии.

Мультиплексор DD9-DD12 выполненный на схемах К555КП2 обеспечивает последовательный во времени ввод адресного кода строк AX {AO-A7} и столбцов AY {A8-A15} в модуль ОЗУ.

Адресные сигналы поступают на входы D0.0, D1.0 и D0.1, D1.1 мультиплексорных микросхем и коммутируются на выхды под управлением сигнала на входе SED2(AY/AX) при наличии на другом управляющем входе SED1(REF) уровня 0. Условия коммутации сигналов: при AY/AX=0 к выходам подключаются каналы D0.0, D0.1 и, следовательно, на адресные входы ОЗУ поступает адрес строк AX; при AY/AX=1 к выходам подключаются каналы D1.0, D1.1 и к ОЗУ направляется код адреса столбцов AY.

Сигналы управления: REF- признак режима регенерации и AY/AX-сигнал мультиплексирования каналов, вырабатывает контроллер.

В режиме регенерации REF=1 и мультиплексор коммутирует на выходы при изменении AY/AX каналы D2.0, D3.0 и D2.1, D3.1. Но так как указанные каналы попарно соединены, то на результат коммутации сигнал AY/AX влияния не оказывает: при любых его значениях на выходы мультиплексора поступают адреса регенерации AR, вырабатываемые счетчиком контроллера. Эти сигналы адресуют только строки, сигналы адреса столбцов в этом режиме на адресных входах отсутствуют.

При отсутствии обращения к ОЗУ, ОЗУ работает только в режиме регенерации. С каждым тактом контроллер формирует сигналы RAS, REF и код адреса очередной строки, и инициирует работу модуля памяти по циклу регенерации.

Процесс регенерации прекращается при обращении микропроцессора к ОЗУ, и контроллер обрабатывает требование микропроцессора. В конце цикла обращения контроллер переводит блок ОЗУ в режим регенерации, продолжая этот процесс с адреса, на котором он был прерван.

Регенерация, осуществляемая по описанному алгоритму называется “прозрачной”: она незаметна для микропроцессора и не снижает скорость обработки программ. Условием для применения этого способа является наличие временных интервалов между двумя любыми обращениями микропроцессора к ОЗУ, достаточных для проведения одного цикла регенерации, т.е. регенерации при обращении к модулю ОЗУ по одному адресу.

Например, алгоритмом работы микропроцессора К580ВМ80 такие интервалы предусмотрены: минимальный цикл между двумя любыми обращениями к памяти состоит из трех тактовых периодов. При номинальной частоте генератора 18МГц длительность такта равна 0.5 мкс. Если учесть, что на выполнение одного цикла регенерации микросхем К565РУ3Г требуется 370 нс, то очевидна возможность реализации.

Принцип работы микросхемы динамических ОЗУ К565РУ3Г

В микросхемах памяти динамического типа функции ЭП выполняет электрический конденсатор, образованный внутри МДП структуры. Информация представляется в виде заряда: наличие заряда на конденсаторе соответствует логической 1, отсутствие-логическому 0. Поскольку время сохранения конденсатором заряда ограничено, предусматривают периодическое восстановление (регенерацию) записанной информации. Кроме того, для них необходима синхронизация, обеспечивающая требуемую последовательность включений и выключений функциональных узлов.

Для изготовления микросхем динамического ОЗУ в основном применяют n-МДП технологию, которая позволяет повышать быстродействие и уровень интеграции микросхем, обеспечивать малые токи утечки и за этот счет увеличивать время сохранения заряда на запоминающем конденсаторе.

Микросхема К565РУ3Г информационной емкостью 16Кx1бит. В ее структурную схему (приложение 1) входят выполненные в одном кремниевом кристалле матрица накопителя, содержащая 16384 элементов памяти, расположенных на пересечениях 128 строк и 128 столбцов, 128 усилителей считывания и регенерации, дешифраторы строк и столбцов, устройство управления, устройство ввода-вывода и мультиплексный регистр адреса.

Матрица накопителя разделена на две части по 64x64 ЭП в каждой. Между ними размещены усилители, так что каждый столбец состоит из двух секций, подключенных к разным плечам усилителя (приложение 2).

Элемент памяти собран по одно-транзисторной схеме и включает конденсатор Cij. Транзистор выполняет функции ключа: при сигнале на адресной шине строки Xi=1 он открывается и соединяет конденсатор Cij с j-разрядной шиной. Предварительно в паузах между обращениями к накопителю емкости полушин США и СШБ заряжает источник напряжения UO через открытые ключевые транзисторы VT5 и VT6. При обращении к накопителю эти транзисторы закрываются и изолируют полушины Aj и Bj от источника напряжения UО.

Запоминающий конденсатор Сij выбранного ЭП подключается через открытый транзистор Vtij к полушине Aj и изменяет ее потенциал.

Кроме массива ЭП и усилителей( матрица имеет в своей структуре опорные элементы (ЭО) по одному елементу в каждой полушине( Эти элементы вкаждой половине матрицы состовляют опорную строку (ОС).

Опорный элемент построен аналогично запоминающему. Его назначение состоит в поддержании опорного напряжения UO( c которым усилитель сравнивает потенциал полушины с выбранным ЭП и реагирует на получающуюся при сравнении разность потенциалов положительного и отрицательного знака в зависимости от считываемого уровня.

Эта операция происходит следующем образом: если выбрана для обращения строка верхней полуматрицы Xi ( то сигнал А6 старшего разряда кода адреса строки коммутирует в селекторе опорной строки цепь через ключевой транзистор VT12 для сигнала F2 к ОС2, расположенной в нижней полуматрице. Таким образом, в каждом из 128 столбцов к усилителю с разных сторон подключены ЭП и ЭО. Поскольку потенциал полушины с ЭП отличается от опорного в проводимости транзисторов разных плеч усилителя-триггера появляется асимметрия( которая при включении цепи его питания сигналом F3 вызывает опрогидование триггера по преобладающему уровню( В итоге на выходах-входах А и В триггера формируются полные уровни 1 и 0. Тот из сигналов, который отражает считываемую информацию в данном примере сигнал с плеча А, коммутируется на вход устройства вывода через ключевые транзисторы VT7(VT9 и VT10. Очевидно, считан может быть только один сигнал с выбранного дешифратором столбца: Yj=1. У остальных столбцов ключи VT10 закрыты. Сигнал F4 зависит от наличия сигнала CAS: при отсутствии последнего он не формируется и ключ VT9 закрыт.

Сигнал на входе-выходе А триггера-усилителя выполняет также функцию восстановления уровня заряда запоминающего конденсатора Cij , т.е. функцию регенерации информации. Причем эта операция происходит во всех ЭП выбранной строки одновременно.

Таким образом, при каждом обращении к матрице для считывания информации автоматически осуществляется регенерация информации во всех ЭП, принадлежащих выбранной строке.

Для адресации 16 К элементов памяти необходим 16-разрядный код, а у микросхемы только восемь адресных входов. С целью уменьшения числа необходимых выводов корпуса в микросхемах динамического ОЗУ код адреса вводят по частям: вначале семь младших разрядов АО-А7, сопровождая их стробирующим сигналом RAS, затем семь старших разрядов А8-А15 со стробирующим сигналом CAS. Внутри микросхемы коды адреса строк и столбцов фиксируются на адресном регистре, затем дешифруются и осуществляют выборку адресуемого ЭП.

Для формирования внутренних сигналов F1-F4, управляющих включением и выключением в определенной последовательности функциональных узлов микросхемы, в ее структуре предусмотрено устройство управления, для которого входными являются сигналы RAS,CAS,W/R.

Устройство ввода-вывода обеспечивает ввод одного бита информации DO в режиме считывания и ввод одного бита информации DI с ее фиксацией с помощью триггера-защелки в режиме записи. Во всех режимах, кроме режима считывания выход принимает высокоомное (третье) состояние. Наличие у выхода высокоомного состояния позволяет объединять информационные вход и выход при подключении микросхемы к общей информационной шине.

По входам и выходу микросхема К565РУ3Г совместима с ТТЛ микросхемами, что означает соответствие их входных и выходных сигналов ТТЛ уровням. Микросхемы динамических ОЗУ работают в следующих режимах: записи, считывания, считывания-модификация-записи, страничной записи, страничного считывания, регенерации.

Для обращения к микросхеме для записи и считывания информации необходимо подать (приложение 3 а) код адреса строк А0-А7 одновременно с ним или с некотой (не рекомендуется) задержкой сигнал RAS, затем с нормированной задержкой на время удержания адреса строк относительно сигнала RAS должен быть подан код адреса столбцов и через время и через время установления tус а CAS-сигнал CAS.

К моменту подачи кода адреса столбцов на вход DI подводят записываемый бит информации, который сигналом W/R при наличии CAS=0 фиксируется на входном триггере-защелке. Сигнал записи W/R может быть подан уровнем или импульсом. В последнем случае он должен иметь длительность не менее определенного параметром (WR значения. Если сигнал записи подан уровнем, то фиксацию DI триггером-защелкой производит отрицательный перепад сигнала CAS (при наличии RAS=0). По окончании записи должна быть выдержана пауза (RAS, равная интервалу между сигналами RAS, для восстановления состояния внутренних цепей микросхемы.

В аналогичном порядке должны быть поданы адресные и управляющие сигналы при считывании информации (приложение 3 б). Сигнал W/R=1 может быть подан импульсом или уровнем. Время появления выходного сигнала можно отсчитывать от момента поступления сигналов адреса tва либо сигналов управления, время выборки сигнала RAS t В RAS , время выборки сигнала CAS t В CAS. Более информативным является параметр t В CAS , т.к. информацию выводит из микросхемы сигнал CAS при наличии сигнала W/R=1. Из приложения 5 б следует: t В RAS=t В CAS+t УС RAS CAS.

Для оценки быстродействия микросхемы памяти в расчет принимают время цикла записи (считывания) t Ц ЗП, t Ц СЧ. Другие временные параметры необходимы для обеспечения бессбойного функционирования микросхем в составе эл. аппаратуры.

Для обеспечения надежного сохранения записанной в накопителе информации реализуют режим принудительной регенерации. Регенерация информации в каждом ЭП должна осуществляться не реже чем через 2 мс.

Время, в течении которого необходимо обратиться к строке для регенерации, определяет параметр “Период регенерации”. Поскольку обращение к разным строкам происходит с различными по длительности интервалами времени, расчитывать только на автоматическую регенерацию нельзя.

Цикл регенерации состоит из m обращений к матрице, где m-число строк, путем перебора адресов строк с помощью внешнего счетчика циклов обращений. Обращение к матрице для регенерации может быть организовано по любому из режимов: записи, считывания, считывания-модификации-записи, а также по специальному режиму регенерации- сигналом RAS.

Режим работы “Считывание-модификация-запись” заключается в считывании информации с последующей записью в один и тот же ЭП. Во временных диаграммах сигналов для этого режима совмещены диаграммы для считывания и записи информации: при неизмененных сигналах RAS и CAS режим считывания сменяет режим записи данных по тому же адресу. Модификация режима заключается в смене сигнала считывания на сигнал записи и в подведении ко входу DI записываемой информации. Время цикла в этом режиме обращения больше чем в других.

При организации принудительной регенерации является режим регенерации сигналом RAS (приложение 3 в), при котором осуществляют перебор адресов в сопровождении стробирующего сигнала RAS при CAS=1.

В расчет времени регенерации следует принимать время цикла при выбранном режиме регенерации, умножив его на число строк. На регенерацию информации в ЭП одной строки у микросхемы К565РУ3Г в режиме “Считывание-модификация- запись” необходимо 420 нс, тогда для регенерации ЭП всех 128 строк потребуется 54 мкс, что составит 2.7% рабочего времени микросхемы. В режиме регенерации только сигналом RAS общее время регенерации уменьшается до 47.4 мкс что состави 2.3% времени функционирования микросхемы.

Страничные режимы записи и считывания реализуют обращением к микросхеме по адресу строки с выборкой ЭП этой строки изменение адреса столбцов. В этих режимах значительно уменьшается время цикла записи (считывания) поскольку при неизменных сигналах RAS=0 и кода адреса строки использована часть полного цикла записи (считывания), относящаяся к адресации столбцов.

Микросхема К565РУ3Г нуждается в трех источниках питания и следует учитывать требования по порядку включения и выключения источников питания: первым включают источник -5 В, а отключают последним. Это требование обусловлено тем, что напряжение -5 В подается на подложку (кристалл) и если его не подключить первым, то воздействием, даже кратковременным, напряжений двух других источников с напряжением 5 и 12 В может произойти в кристалле тепловой пробой. Порядок включения двух других напряжений питания может быть любым.

После подачи напряжения питания микросхема К565РУ3Г переходит в нормальный режим функционирования через восемь рабочих циклов.

Параметры микросхемы К565РУ3Г

Емкость,бит -16К x 1

Время цикла записи считывания- 370нс

Напряжение питания- 5В,12В,-12В

Потребляемая мощность: в режиме хранения- 40 мВт

в режиме обращения- 460мВт

Тип корпуса- ДИП;16;7.5

U вых низкого уровня мах 0.4B

U вых высокого уровня min 2.4B

I вых низкого уровня мах 4мА

I вых высокого уровня мах 2мА

Выходной ток утечки мах 10мкА

Входной ток утечки мах 10мкА

Входная емкость по входам WR/RD, RAS, CAS мах 10пФ

по входам A, DI мах 6 пФ

Выходная емкость мах 10 пФ

Максимальная емкость нагрузки 100 пФ

Расчет нагрузочной способности микросхемы К565РУ3Г

Характерным для ДБИС ЗУ, изготовляемых по МДП-технологии, является высокое входное омическое сопротивление. При определении числа Q ДБИС ЗУ, нагружаемых на ТТЛ-схему, учитывается в основном емкость входов микросхемы памяти.

СМАХ- максимальная емкость нагрузки ТТЛ-схемы

СI- емкость входа ДБИС ЗУ

Т.к. для К555КП2 емкость СMAX?150Пф, а для К565РУ3Г емкость СI? 6-10Пф, то Q?15-25.

Выход К565РУ3Г имеет собственную емкость СВЫХ=10пФ и работает на емкостную нагрузку до 100пФ. Поэтому по входу можно объединить до 10 микросхем памяти.

Организация работы микросхемы К555КП2

Мультиплексор К555КП2- это два мультиплексора 1.4 с общим дешефратором адреса канала и входами выбора (стробирующими входами) одного из мультиплексоров Е.0 и E.1.

Инверторы на входах Е.0 и Е.1 предназначены для развязки внутренних цепей от входных шин и обеспечивают помехоустойчивость схемы по входу.

Запрещена передача информации через мультиплексор, когда он находится в невыбранном состоянии (при этом выход находится в состоянии низкого уровня). Каждый из мультиплексоров имеет по четыре информационных входа и свои стробирующие входы Е.0 и Е1. Два аресных входа SED1 и SED2 управляют одновременно двумя мультиплексорами.

Код, который набран на адресных входах SED1 и SED2, разрешает работу только одного из информационных входов каждого мультиплексора. Сигнал с выбранного информационного входа появляется на выходе только при наличии на стробирующем входе Е низкого уровня.

Первая ступень мультиплексора выполнена на инверторах, вторая на логических элементах И-ИЛИ (без инверсии), использует стробирующие свойства функции И аргументов канала информации и адреса.

ИС К555КП2 включает входы управления с передачи при низком уровне напряжения на входе и с запретом передачи при высоком уровне напряжения на входе.

Принцип работы микросхемы КР580ИР82

КР580ИР82 представляет собой 8-разрядный буферный регистр, предназначенный для ввода и вывода информации со стробированием.

Микросхема имеет восемь триггеров D-типа и восемь выходных буферов, имеющих на выходе состояние “выключено”. Управление передачей информации осуществляется с помощью сигнала STB “строб”.

При поступлении на вход STB сигнала высокого уровня осуществляется нетактируемая передача информации от входа DI до выхода DO. При подаче на вход STB сигнала низкого уровня микросхема хранит информацию предыдущего такта; при подаче на вход STB положительного перепада импульса происходит “защелкивание” входной информации. Выходные буферы управляются сигналом ОЕ “разрешение выхода”. При поступлении на вход ОЕ сигнала высокого уровня выходные буферы переводятся в состояние “выключено”.

Расчет надежности блока динамического ОЗУ

Для повышения надежности ЗУ применяется код Хемминга, исправляющий одноразрядную ошибку в слове ЗУ.

В качестве показателей надежности широко применяют вероятность безотказной работы Р(t) за время t и среднюю наработку до отказа Тср.

1. Вычисляется коэффициент КDL, учитывающий эквивалентную дозу отказов различных типов в зависимости от разрядности исправляемой ошибки L. При отказах БИС ЗУ можно выделить следующие основные типы отказов: отказ всей микросхемы (доля таких отказов а1), отказ строки (доля таких отказов а2), отказ столбца (доля таких отказов а3), отказ ЭП (доля таких отказов а4)

а1=2 а2=14

а3=17 а4=42

если код исправляет одноразрядную ошибку (L=1):

где: КM- коэффициент, учитывающий число разрядов БИС ЗУ (если число разрядов nM =1, то КМ=0, иначе КМ=1); KZ- коэффициент, учитывающий тип ЗУ (для ПЗУ КZ=0.5, а для ОЗУ КZ=1); E- информационная емкость БИС ЗУ (в битах).

Расчет потребляемой мощности блоком ОЗУ

Мощность потребляемая микросхемой ОЗУ К565РУ3Г в режиме хранения информации, оценивается при следующих исходных данных: Ра=0.46Вт, Ро=0.04Вт, mр=128, Тц мин=0.37мкс, Трег=2000мкс - по формуле:

Рхр.рег.(Ро+(Ра-Ро)(Тц.минmр/Трег)=0.04+(0.46-0.04)(128(0.37/2000) = =0.049 Вт

где: Ра- мощность, потребляемая ОЗУ в режиме считывания, записи; Ро- мощность потребляемая ОЗУ в режиме хранения; mр-количество строк в матрице ОЗУ; Тц.мин-минимальное время цикла обращения к модулю ОЗУ; Трег-период регенерации, определяющий максимальный интервал времени между двумя обращениями по каждому адресу для востановления хранимой информации.

Мощность потребляемая микросхемами ОЗУ в блоке в режиме считывания или записи информации оценивается при По=8 и Па=8 по формуле:

Рмп=Ра(Па+Рхр.рег(По-Па)=0.46(8+0.049(8-8)=1.84 Вт

где: По- общее число микросхем ОЗУ в блоке; Па- число микросхем ОЗУ, находящихся в активном режиме.

Мощность потребляемая микросхемами ОЗУ в блоке в режиме хранения информации определяется как:

Рмп.рег=Рхр.рег(По=0.049(8=0.39 Вт.

Мощность потребляемая блоком ОЗУ в режиме хранения информации:

Рб.рег=Рмп.рег+(Ру=0.39+0.0165(4+0.8=1.26 Вт.

где: Ру- мощность потребляемая схемами управления.

Мощность потребляемая блоком ОЗУ в режиме записи, считывания информации:

Рб=Рмп+(Ру=1.84+0.0165(4+0.8=2.7 Вт.

Перечень литературы

1. К.Г. Самофалов, В. И. Корнейчук, В.П. Тарасенко, В.И. Жабин. Цифровые ЭВМ.- К; Вища школа, 1990. - 215 с.

2. Лекции по дисциплине «Компьютерная электроника».

3. Давыдов Э.Т. Исследование операций: Учебное пособие для студентов вузов. - М.: Высшая школа, 1990.- 383с.

4. Гаврилюк І.П., Макаров В.Л. Методи обчислень: Підручник: У 2ч. - К.: Вища шк., 1995. - Ч.2., 431 с.