Міністерство освіти і науки України

Роменський коледж Київського національного економічного університету

Спеціальність: 5.091504 «Обслуговування комп'ютерних та інтелектуальних систем та мереж»

Курсовий проект з предмету: Мікропроцесорні системи

Тема: «Розробити схему електричну принципову процесорного модуля на базі 16-розрядного мікропроцесора»

РК КНЕУ. КП. 5.091504. 019 ПЗ

2008

Зміст

Вступ

1 Загальний розділ

1.1 Призначення проектуємого пристрою

1.2 Технічні характеристики

1.3 Розробка і обґрунтування схеми електричної структурної

2 Спеціальний розділ

2.1 Вибір і обґрунтування елементної бази

2.2 Принцип роботи окремих ВІС з використанням часових діаграм та алгоритмів роботи

2.3 Принцип роботи пристрою згідно схеми електричної принципової

3 Експлуатаційний розділ

3.1 Ініціалізація програмуємих ВІС

3.2 Тест перевірки окремих вузлів або пристроїв

3.3 Розрахунок надійності пристрою

4 Анотація

5 Література

Вступ

Важливе місце у схемотехніці електронних систем посідають системи керування з мікропроцесорами та мікроконтролерами, які дозволяють реалізувати складні закони керування електронними пристроями. Знання схемотехніки аналогових та цифрових систем створює базу для вивчення принципів побудови мікропроцесорних систем керування. Перевага мікропроцесорних систем керування - їх гнучкість: систему, розроблену для виконання конкретного завдання керування, легко пристосувати для вирішення інших завдань зміною програмного забезпечення.

Високий рівень технічних характеристик мікропроцесорних ВІС і порівняно низька вартість у розрахунку на одиницю оброблюваної інформації стимулювали швидке впровадження мікропроцесорів у побутову, промислову і спеціальну радіоелектронну апаратуру.

Мікропроцесор (МП) - програмно-управляючий пристрій, призначений для обробки цифрової інформації і керування процесом цієї обробки, виконано у виді однієї (чи декількох) інтегральної схеми з високим ступенем інтеграції електронних елементів.

Продуктивність мікропроцесорів безупинно зростає в міру удосконалення мікроелектронної технології й архітектури. Процесори ЕОМ мають складну логічну структуру і містять велику кількість електронних елементів з безліччю розгалужених зв'язків між ними. Для підвищення продуктивності процесора необхідно розвивати всі його апаратурні ресурси. Можливості однокристальних мікропроцесорів визначає мікроелектронна технологія на визначеному рівні розвитку. Тому, щоб збільшити продуктивність процесорів, використовують їх реалізацію у виді багатокристальних, а також секційних багатокристальних мікропроцесорів.

Багатокристальні МП можна одержати в тому випадку, коли виробляється поділ логічної схеми процесора на окремі функціонально закінчені частини, кожна з якої реалізується у виді інтегральної схеми.

Необхідність виконання складних функцій керування привела до створення мікроконтролерів (МК) - керуючих пристроїв, виконаних на одному чи декількох кристалах.

Мікроконтролери виконують функції логічного аналізу і керування (тому за рахунок виключення арифметичних операцій можна зменшити їхню апаратурну складність чи розвити функції логічного керування).

Архітектура поєднує апаратурні, мікропрограмні і програмні засоби обчислювальної техніки і дозволяє чітко виділити те, що, при створенні конкретної мікропроцесорної системи і використанні можливостей мікропроцесорного комплекту, ВІС повинні бути реалізовані користувачем програмним способом і додатковими апаратурними засобами.

Архітектура МПС - розподіл функцій, що реалізуються системою на окремих її рівнях, та точне визначення меж між цими рівнями. Вона визначає принцип організації МПС та функції її компонентів, зокрема процесора, пам'яті та ін. Архітектура МПС не відображає конструктивні особливості логічних структур і модулів та технологію їх виробництва. Загальний архітектурний тип мікросистеми містить такі компоненти:

§ центральний процесор (ЦП);

§ схеми синхронізації;

§ пам'ять;

§ підсистема введення-виведення;

§ логіка управління шиною;

§ системна шина.

В мікросистемі центральним процесором слугує МП. Він дешифрує команди і управляє всіма діями в системі. Також він виконує всі арифметичні і логічні операції. Генератор синхронізації формує одну або кілька послідовностей рівномірно розміщених імпульсів, які необхідні для синхронізації дій в МП і логіці управління шиною. Вихідні імпульси генератора мають одну й ту ж частоту, але зміщені в часі, тобто мають різні фази. В більшості сучасних МП схема синхронізації розміщена на кристалі самого МП.

Пам'ять призначена для збереження даних та команд, які виконує ЦП. Вона складається з набору модулів, кожен з яких містить кілька тисяч комірок.

Підсистема введення-виведення складається з різних пристроїв, призначених для взаємодії з „зовнішнім світом” та збереження великих об'ємів інформації.

Системну шину утворює сукупність провідників, що з'єднують ЦП з пам'яттю та пристроями введення-виведення. По цих провідниках, оформлених у вигляді кабелю або з'єднань на печатній платі, передається будь-яка інформація. Зазвичай провідники шини об'єднуються в три групи:

§ лінії даних для передачі інформації;

§ лінії адреси, що вказують звідки або куди передається інформація;

§ лінії управління, що регулюють дії на шині.

Інтерфейс пам'яті утворює схеми для дешифрування адреси цільової комірки і буферування даних на шину (з шини), а також схеми виконання операцій зчитування і запису.

Всі інтерфейси введення-виведення повинні буферизувати дані на системну шину (з системної шини), приймати накази від ЦП і передавати в ЦП інформацію про стан підключеного пристрою. Взаємодія між інтерфейсом введення-виведення і шиною даних здійснюється через регістри, що називаються портами введення-виведення.

1 Загальний розділ

1.1 Призначення проектуємого пристрою

У курсовій роботі використані наступні скорочення:

БА - буфер адреси

БД - буфер даних

ВІС - велика інтегральна схема

ОС - обчислювальна система

ГТІ - генератор тактових імпульсів

ЗП - запам'ятовуючий пристрій

ІС - інтегральна схема

МС - мікросхема

МА - магістраль адреси

МД - магістраль даних

МК - магістраль керування

МП - мікропроцесор

МКП - мікропроцесорний комплект

МПС - мікропроцесорна система

ОЗП - оперативний запам'ятовуючий пристрій

ПДП - прямий доступ до пам'яті

ПІП - програмувальний інтерфейсний пристрій

ПЗП - постійний запам'ятовуючий пристрій

ЦП - центральний процесор

ПВВ - пристрій введення-виведення

ЕОМ - електронна обчислювальна машина

ЧТП - читання пам'яті

ЗПП - запис у пам'ять

ЧТВВ - читання пристроїв введення/виведення

ЗПВВ - запис у пристрої введення/виведення

ППРЕ - підтвердження переривання

РТС - радіотехнічна система

Відповідно до розробки спеціалізованих ІС для різних блоків мікро-ЕОМ структурна схема її може бути представлена як сукупність функціональних блоків, що з'єднані між собою відповідно до вимог інтерфейсів.

У приведеній схемі обробку інформації здійснює мікропроцесор, синхронізуємий тактовими імпульсами пристрою синхронізації. Обмін інформацією між мікропроцесором і іншими блоками мікро-ЕОМ здійснюється по трьох магістралях: адресній, даних і керуючій.

Проектування нової мікро-ЕОМ звичайно починається з опису її архітектури, що представляє собою модель мікро-ЕОМ із погляду програміста. Модель у процесі проектування перетворюється в структуру мікро-ЕОМ, що визначає склад, призначення і взаємні зв'язки необхідних апаратурних компонентів, що реалізують бажану архітектуру.

Останнім часом найбільше поширення одержав принцип модульної організації обчислювальних систем. Серед способів організації зв'язку елементів усередині модулів і між модулями в системі можна виділити два: за допомогою довільних зв'язків, що реалізують принцип "кожний з кожним", і за допомогою упорядкованих зв'язків ( магістральний ), що дозволяє мінімізувати число зв'язків.

Найбільш розповсюдженою є схема мікро-ЕОМ, що має дві чи три загальні магістралі, до яких під впливом пристрою керування можуть по черзі підключатися вхідні в мікропроцесор вузли. Така структура вимагає обмеженого числа зовнішніх контактів, але обмін інформацією між вузлами і блоками повиннен здійснюватися у визначеній послідовності.

Відповідно до розробки спеціалізованих - ІС для різних блоків мікро-ЕОМ структурна схема її може бути представлена як сукупність функціональних блоків (рисунок 1.1.1), з'єднаних між собою відповідно до вимог інтерфейсів. У приведеній схемі обробку інформації здійснює мікропроцесор, синхронізуємий тактовими імпульсами пристрою синхронізації. Обмін інформацією між мікропроцесором і іншими блоками мікро-ЕОМ здійснюється по трьох магістралях: адресної, даних і керуючої.

Структура МП системи представлена на рисунку 1.1.1

Рисунок 1.1.1 - Узагальнена структура мікропроцесорної системи

де: ЦП - центральний процесор на основі мікропроцесора;

ЗП - напівпровідникова пам'ять (ОЗП, ПЗП);

МІК - модуль інтерфейсу користувача;

МКП - модуль контролерів переривань і ПДП;

МІЗ - модуль інтерфейсу зв'язку;

МЗО - модуль зв'язку з об'єктом.

Системна шина містить в собі три магістралі: адреси, даних і керування.

Магістраль адреси служить для передачі коду адреси, по якому проводиться звертання до пристроїв пам'яті, введення-виведення й інших зовнішніх пристроїв, підключених до мікропроцесора. Оброблювана інформація і результати обчислень передаються по магістралі даних. Магістраль керування передає керуючі сигнали на всі блоки мікро-ЕОМ, настроюючи на потрібний режим пристрої, що беруть участь у виконуванні команді.

Використання в мікро-ЕОМ трьох магістралей забезпечує високу швидкодію і спрощує процес обчислень. Можлива побудова мікро-ЕОМ з однією чи двома магістралями, по яких послідовно передаються код адреси й оброблювана інформація, але при цьому збільшується час виконання команди й ускладнюється організація обміну даними між вузлами.

Невід'ємною частиною МП системи є модуль ЗП складається з ОЗП і ПЗП. ОЗП призначено для збереження змінної інформації, він допускає зміну свого вмісту в ході виконання процесором обчислювальних операцій з даними, це значить, що процесор може вибрати (режим зчитування) з ОЗП код команди і дані, і після обробки помістити в ОЗП (режим запису) отриманий результат. Таким чином, ОЗП може працювати в режимах запису, зчитування і збереження інформації.

ПЗП містить інформацію, що не повинна змінюватися в ході виконання процесором програми. Таку інформацію складають стандартні підпрограми, табличні дані і т.д. Ця інформація заноситься попередньо в ПЗП. У такому випадку ПЗП працює в режимах збереження і зчитування.

1.2 Технічні характеристики

Спроектована в даній курсовій роботі МП система побудована з використанням ВІС, які мають описані нижче характеристики.

Техічні характеристики ЦПП - МП К1810ВМ86:

Розрядність арифметичного пристрою 16

Розрядність суміщених шин адреси/даних 20/16

Об'єм адресуємої пам'яті, Мбайт 1

Число адресуємих пристроїв вводу/виводу 2¹⁶/2¹⁶

Число режимів адресації 24

Число внутрішніх 16-розредних регістрів:

Загального призначення 4

Індексних 2

Покажчиків 2

Сегментних 4

Число зовнішніх запитів на переривання 2

Число внутрішніх програмних запитів на переривання 3

Число рівнів переривання 256

Частота тактових сигналів ?5

Час виконання команд типу регістр-регістр, мкс.

Пересилка ?0,4

Сумування ?0,6

Множення 23,6 - 26,6

Ділення 28,6 - 32,4

Споживча потужність, мВт. ?2100

Генератор тактових імпульсів КР1810ГФ84

Максимальна частота тактового сигналу або

опорного генератора, мГц ?25

Частота вихідних тактових нМОП-синалів F/3

Частота вихідних тактових ТТЛ-сигналів F/6

Споживча потужність, мВт ?735

Контролер шини КР1810ВГ88

Число розрядів шини стану 3

Частота тактових сигналів, мГц ?10

Споживча потужність, мВт ?1150

Арбітр шини КР1810ВБ89

Число розрядів шини стану 3

Число режимів роботи 4

Число методів дозволу пріоритетів 3

Частота тактових сигналів, мГц ?10

Споживча потужність, мВт ?865

Буферний регістр КР580ИР83

Число розрядів регістра 8

Час передачі інформації з входу на вихід, нс. ?22

Споживча потужність, мВт ?800

Шинні формувачі КР580ВА87

Число формувачів 8

Час передачі інформації з входу на вихід, нс. ?22

Споживча потужність, мВт ?750

1.3 Розробка й обґрунтування схеми електричної структурної

Схему електричну структурну зображено на рисунку 1.3.1, нижче подане обґрунтування мікросхем використаних в схемі.

Мікропроцесор К1810ВМ86.

У мікропроцесорі К1810ВМ86 (рисунок 1.3.1) використовуються вбудовані засоби, що забезпечують його ефективне функціонування в мультипроцесорних системах, і насамперед, у системах з організацією шини типу Мультибас. Для цих цілей мікропроцесор у максимальному режимі на виходах S0', S1', S2' формує сигнали стану, що використовує контролер шини для керування шиною; на виході LOCK' - сигнал для усунення конфліктів при звертанні декількох процесорів системи до загальних ресурсів; на виходах QS0 і QS1 - стан черги команд, використовуваний для визначення моменту виконання команди ESC. Крім того, у мікропроцесорі реалізовані команди ESC, WEIT і LOCK, за допомогою яких вирішуються задачі синхронізації функціонування мікропроцесорів у системі.

Усунення конфліктів при звертанні до загальних ресурсів у мультипроцесорних системах досягається за рахунок реалізації механізму семафорів. Наявність у системі команд мікропроцесора К1810ВМ86 LOCK і XCHG допомагає створити ефективні програмні засоби, що реалізують даний механізм. У пам'яті системи мається комірка симофор, що ініціює можливість доступу до загального ресурсу. При звертанні до нього мікропроцесор за допомогою команд LOCK і XCHG встановлює вміст комірки симофора в «1» (можливість доступу до ресурсу перевіряється командою TEST) і після завершення роботи з ресурсом установлює симофор у «0»

Так як команда XCHG вимагає двох циклів шини, але який-небудь другий процесор системи може відібрати в мікропроцесора системну шину після закінчення першого циклу і змінити вміст семафора, XCHG ставиться команда LOCK, при виконанні якої формується сигнал на виході мікропроцесора LOCK', що забороняє іншим процесорам системи доступ до шини.

Друга задача синхронізації - це забезпечення рівнобіжної роботи мікропроцесора і співпроцесора, наприклад, К1810ВМ86 і співпроцесора розширювача арифметичних функцій, що виконує операції з плаваючою комою. Коли з'являється необхідність реалізації операції з комою, що плаває, у програму мікропроцесора К1810ВМ86 послідовно включаються команди WAIT і ESC. Команда ESC містить 6 розрядне поле, у якому знаходиться код команди, призначеної для співпроцесора. Співпроцесор стежить за станом черги команд, і коли мікропроцесор починає виконувати команду ESC приймає призначений йому код. Мікропроцесор у результаті виконання команди ESC знаходиться в холостому стані, в якому він може продовжувати виконання команд. При цьому через кожні п'ять тактів він перевіряє наявність сигналу на виході TEST'. Після завершення співпроцесором виконання команди він формує на вході TEST' мікропроцесора сигнал низького рівня, по якому останній може використовувати обчислені співпроцесором результати. Команда WAIT може бути поміщена і після фрагментів програми наступного за ESC, що ініціює підпрограму, виконувану співпроцесором паралельно цьому фрагментові.

Генератор тактових імпульсів К1810ГФ84

Генератор тактових імпульсів К1810ГФ84 (рисунок 1.3.1) призначений для формування серій синхроімпульсів CLK і PCLK використовуваних у системах, побудованих на мікропроцесорах К1810ГФ84. Крім того, генератор формує сигнали початкової установки RESET і готовності READY для мікропроцесора.

Контролер шини К1810ВГ88

Контролер шини К1810ВГ88 (рисунок 1.3.1) призначений для дешифрації коду стану мікропроцесора К1810ВМ86, арифметичного розширювача, спеціалізованого процесора введення-виведення і формування командних сигналів для керування системною або локальною шинами в мультипроцесорній системі, крім того, мікросхема виробляє сигнали, що керують шинними формувачами й контролером переривань.

Однією з основних функцій контролера шини є дешифрація станів мікропроцесора К1810ВМ86, арифметичного розширника або процесора введення-виведення, при цьому до складу К1810ВГ88 входить схема дешифрації станів і формувач командних сигналів для системної або локальної шини.

До складу контролера шини входить схема керування, що у залежності від комбінації сигналів на входах IOB, AEN', CEN задає режим роботи мікросхеми, забороняє або дозволяє появу командних сигналів, переводить їхні виводи у високоімпедансні стани. Крім того, сигнали, що знімаються з виходів формувача керуючих сигналів, можуть використовуватися для керування шинними формувачами (DT/ R', DEN), периферії (PDEN) і контролерами переривань (INTA, MCE), також для фіксації адреси (ALE), що надходить із мікропроцесора.

Контролер шини керує обміном інформації між процесором і шиною. У залежності від типу шини, до якої підключається процесор), може бути в системі ведучій, тобто виконувати функції центрального процесора і бути зв'язаним із системною шиною, або керувати введенням-виведенням і бути зв'язаним з локальною, а також системною шинами), мікросхеми К1810ВГ88 може знаходитися в наступних режимах: керування локальною шиною введення-виведення; керування системною шиною.

Режим керування локальною шиною.

Якщо на вхід IOB контролера надходить сигнал високого рівня, мікросхема К1810ВГ88 знаходиться в режимі керування локальною шиною, при цьому виводи MRDC', MWTC' і AMWC' - у високоімпедансному стані сигнали на виводах IORC', IOWC', AIOWC', INTA' у цьому режимі завжди дозволені, і на них впливають сигнали на вході AEN (таблиця 1.3.1). На цей режим звичайно налаштовує контролер, зв'язаний із процесором, що керує обміном із периферійним пристроєм (на кожен зовнішній пристрій по одному процесору), через це до локальної шини не може бути підключено більше одного процесора. Контролер у режимі керування локальною шиною виробляє також сигнали на виводах PDEN і DT/R для керування шинними формувачами, зв'язаними із зовнішнім пристроєм.

Таблиця 1.3.1 - Режими керування шиною

Режим	Стан виводів	Стан виводів
	IOB	AEN`	CEN	INTA`, IORC`, IOWC`, AIOWC`	MRDC`, MWTC`, AMWC`
Управління системною шиною	0	0	0	Неактивне	Неактивне
	0	0	1	Активне	Активне
	0	1	0	Високоімпедансне	Високоімпедансне
	0	1	1	*	*
Управління шиною вводу-виводу	1	0	0	Неактивне	*
	1	0	1	Активне	*
	1	1	0	Неактивне	*
	1	1	1	Активне	*

Режим керування системною шиною.

Якщо на вхід IOB надходить сигнал низького рівня, мікросхема К1810ВГ88 знаходиться в режимі керування системною шиною. Усі сім командних сигналів у цьому режимі можуть бути активні. По сигналі низького рівня на виході AEN' дозволяється видача командних сигналів тільки в даному режимі. Якщо подати на вихід AEN` сигнал високого рівня, усі командні виводи переходять у високоімпедансний стан (див. таблицю 1.3.1). Керування мікросхемою по даному вході виконується в системах, що використовують арбітр шини, або при реалізації режимів ПДП.

При надходженні сигналу низького рівня на вхід CEN командні сигнали на відповідних виводах неактивні. Керування мікросхемою по входу CEN використовується для усунення конфліктів, що виникають, коли процесор, зв'язаний з декількома шинами, виставляє адресу, що попадає на кілька модулів пам'яті, що знаходяться на різних шинах. Для дозволу конфліктів на входи CEN усіх контролерів за винятком одного подаються сигнали низького рівня, крім того, вивід CEN використовується при реалізації механізму захисту привілейованих областей пам'яті. На режим керування системною шиною налаштовуються контролери забеспечуючі керування обміном між процесорами й модулями системи, підключеними до системної шини. При переході процесора в режим обслуговування переривання контролер шини видає на виходах INTA' і MCE сигнали підтвердження переривання. Сигнал на виході INTA' видається в режимах керування локальною й системною шинами, а сигнал підтвердження переривання на виході MCE з'являється тільки в режимі керування системною шиною. Підтвердження переривання відбувається в режимі двох циклів шини. У режимі першого циклу на шину не передаються дані або адреса. Наприкінці цього циклу на виході MCE контролера з'являється сигнал, що дозволяє запис на початку другого циклу шини адреси веденого контролера переривань по стробу ALE із ведучого контролера переривань у буфер адреси. По зростаючому фронту сигналу підтвердження переривання в другому такті ведений контролер переривань видає на системну шину вектор переривання. Якщо не відбувається каскадування контролерів переривань, то сигнал на виході MCE не використовується.

Арбітр шини КР1810ВБ89

Мікросхема КР1810ВБ89 (рисунок 1.3.1) призначена для реалізації пріоритетного безконфліктного доступу до системної шини мультипроцесорної системи. Арбітр шини дешифрує стан мультипроцесорний, виробляє керуючі сигнали для організації доступу до шини типу Мультибас і керує контролерами шини й регістрами для фіксації адреси.

Арбітр шини складається з наступних функціональних блоків; дешифратора станів, що декодує стан мікропроцесора і формує сигнали, що надходять на схеми арбітражу й інтерфейсу системної шини; схеми арбітражу керуючої разом зі схемами арбітражу інших арбітрів пріоритетним доступом; схеми інтерфейсу системної шини, що виробляє сигнали запиту на захоплення системної шини і приймаючого сигналів підтвердження захоплення; схеми керування і синхронізації; схеми керування контролером шини й фіксаторами адреси (СУКШФА).



Рисунок 1.3.1 - Структурна схема процесорного модуля на базі МП КР1810ВМ86

2 Спеціальний розділ

2.1 Вибір і обґрунтування елементної бази

Мікросхема К1810ГФ84 являє собою генератор тактових імпульсів і використовується як задаючий генератор для мікропроцесорних комплектів на базі серії КР1810. На рисунку 2.1.1, а виконане графічне зображення корпусу мікросхеми, а на рисунку 2.1.1, б - умовно-графічне позначення на схемі електричній принциповій. Призначення виводів приведене в таблиці 2.1.1.

Рисунок - 2.1.1 - Зображення корпусу (а), і УГП (б) мікросхеми К1810ГФ84

Таблиця 2.1.1 - Призначення виводів мікросхеми К1810ГФ84

Номер виводу	Позначення	Призначення
1	CSYNC	Синхронізація
2	PCLK	Тактовий сигнал ТТЛ-рівня
3	AEN1	Адреса готовності 1
4	RDY1	Готовність 1 (вхід)
5	READY	Готовність (вихід)
6	RDY2	Готовність 2 (вхід)
7	AEN2	Адреса готовності 2
8	CLK	Тактовий сигнал МОП-рівня
9	GND	Загальний
10	RESET	Установка (вихід)
11	RES	Установка (вхід)
12	OSC	Вихід мультивібратора
13	F/C	Вибір задаючої частоти
14	EF1	Зовнішній генератор
15	TANK	Вихід для підключення LC-контура
16, 17	XTAL2, XTAL1	Виходи для під'єднання кварцового резонатора
18	Ucc	+ 5 В.

Мікросхема К1810ВБ89 являє собою арбітр системної шини і призначена для використання в багатопроцесорних системах, як пристрій виконуючий синхронізацію доступу ведучих пристроїв до системної шини. Арбітр системної шини КР1810ВБ89 використовується разом з контролером системної шини для зв'язку МП КР1810ВМ86 з системною шиною колективного використання. Для координації доступу МП до системної шини виконується арбітраж, оснований на принципі пріоритету, тобто в будь-який даний момент часу один ведучий пристрій буде мати пріоритет над всіма іншими ведучими пристроями. Розглянемо на рисунку 2.1.2, а графічне зображення корпусу мікросхеми, а на рисунку 2.1.2, б - умовно-графічне позначення на схемі електричній принциповій. Призначення виводів приведене в таблиці 2.1.2.



Рисунок 2.1.2 - зображення корпусу (а), УГП (б) мікросхеми К1810ВБ89

Таблиця 2.1.2 - Призначення виводів мікросхеми К1810ВБ89

Номер виводу	Позначення	Призначення
1, 19, 18	S2 - S0	Шина станів
2	IOB	Вибір режиму роботи
3	SYSB/RESB	Дозвіл доступу
4	RESB	Вибір режиму роботи з резидентною шиною
5	BCLK	Синхронізація системної шини
6	INIT	Початкова установка
7	BREQ	Запит шини
8	BPRO	Вихід приоритетного дозволу доступу
9	BPRN	Вхід приоритетного дозволу доступу
10	GND	Загальний
11	BUSY	Зайнято
12	CBRQ	Вхід/вихід загального запиту шини
13	AEN	Управління шинними пристроями МП
14	ANYRQST	Дозвіл звільнення системної шини
15	CRQLCR	Заборона звільнення системної шини
16	LOCK	Блокування звільнення системної шини
17	LCK	Тактовий сигнал
20	Ucc	+ 5 В.

Мікросхема КР1810ВГ88 реалізує функції контролера шини і призначена для роботи в складі мікро-ЕОМ, виконаної на базі мікропроцесора КР1810ВМ86. Контролер шини організовує обмін між локальною шиною мікропроцесора і системною шиною при умові, що мікропроцесор має доступ до управління шиною. На рисунку 2.1.3, а графічне зображення корпусу мікросхеми, а на рисунку 2.1.3, б умовно-графічне позначення на схемі електричній принциповій. Призначення виводів приведене в таблиці 2.1.3.

Рисунок 2.1.3 - Зображення корпусу (а), УГП (б) мікросхеми КР1810ВГ88

Таблиця 2.1.3 - Призначення виводів мікросхеми КР1810ВГ88

Номер виводу	Позначення	Призначення
1	IOB	Вибір режиму роботи
2	CLK	Тактовий сигнал
19, 3, 18	S0 - S2	Сигнали станів
4	DT/R	Управління шинними формувачами
5	ALE	Строб запису адреси
6	AEN	Дозвіл управляючих сигналів
7	MRDC	Зчитування з пам'яті
8	AMWC	Випереджаючий запис в пам'ять
9	MWTC	Запис в пам'ять
10	GND	Загальний
11	IOWC	Запис в УВВ
12	AIOWC	Випереджаючий запис в УВВ
13	IORC	Зчитування з УВВ
14	INTA	Підтримка переривань
15	CEN	Управління станом управляючих сигналів
16	DEN	Напрям передачі
17	MCE/PDEN	Управління формувачами шини вводі/виводу
20	Ucc	+ 5 В.

Мікросхема К1810ВМ86 представляє собою високопродуктивний 16-розрядний мікропроцесор. Висока продуктивність мікропроцесора КР1810ВМ86 досягається завдяки суміщенню виконання операцій обробки і звернення, що досягається використанням блоку попередньої вибірки команд. На рисунку 2.1.4, а графічне зображення корпусу мікросхеми, а на рисунку 2.1.4, б - умовно-графічне позначення на схемі електричній принциповій. Призначення виводів приведене в таблиці 2.1.4.



Рисунок 2.1.4 - Зображення корпусу (а), УГП (б) мікросхеми К1810ВМ86



Таблиця 2.1.4 - Призначення виводів мікросхеми К1810ВМ86

Номер виводу	Позначення	Призначення
16-2, 39	A/D0-A/D15	Канал адреси/даних
38-35	A16/ST3-A19/ST6	Канал адреси/стану
1, 20	GND	Загальний
17	NMI	Немаскуємий запит на переривання
18	INT	Запит на переривання
19	CLK	Тактовий сигнал
21	CLR	Установка в початковий стан
22	READY	Готовність
23	TEST	Перевірка
24	INTA(QS1)	Підтвердження переривання (стан черги команд)
25	STB (QS0)	Строб адреси (стан черги команд)
26	DE (ST0)	Дозвіл на передачу даних (стан циклу каналу)
27	OP/IP (ST1)	Видача/прийом даних (стан циклу команди)
28	M/IO (ST2)	Звернення до ЗП/УВВ (стан циклу команди)
29	WR (LOCK)	Запис (канал зайнятий)
30	HLDA (RQ/E1)	Підтримка захвату (запит/дозвіл доступу до магістралі)
31	HLD (RQ/E0)	Захват (запит/дозвіл доступу до магістралі)
32	RD	Зчитування
33	MN/MX	Управління режимом мінімальний/максимальний
34	BHE/ST7	Дозвіл передачі по старшій половині каналу адреси/даних або стану МП
40	Ucc	+ 5 В.

2.2 Принцип роботи окремих ВІС з використанням часових діаграм та алгоритмів роботи

Розглянемо режими роботи та різні стани в яких може перебувати процесорна ВІС КР1810ВМ86.

Режими роботи

Особливістю мікропроцесора КР1810ВМ86 є можливість програмування функцій групи керуючих виводів у залежності від того, у якій системі мікропроцесор буде використовуватися. Також настроювання здійснюється за допомогою входу MN/MX` (мінімальний/максимальний). У мінімальному режимі (до входу MN/MX` підключене джерело живлення + 5 В) мікропроцесор орієнтований для використання в невеликих однопроцесорних системах, що складаються з обмеженого числа модулів. У цьому режимі він самостійно вибирає сигнали на всіх керуючих входах (DT/R`, DEN`, ALE, M/IO`, RD`, WR`, INTA`), а також 16-розрядна адреса, що звичайно фіксується у двох багато режимних буферних регістрах КР580ИР82/83.

У максимальному режимі (до входу MN ? MX` підключена загальна шина системи) мікропроцесор орієнтований на використання в мультипроцесорних системах з організацією системної шини типу Мультибас. У такому режимі мікропроцесор не виробляє самостійно значну частину керуючих сигналів, а видає на контролер шини КР580ВГ88, підключений до виводів 36 - 38, код стану, із якого контролер формує сигнали, необхідні для організації циклу обміну з пам'яттю і зовнішніми пристроями. У системах максимальної конфігурації використовується 20-розрядна адресна шина, через це для фіксації адреси необхідно 3 багаторежимних буферних регістри КР580ИР82/83. Для організації захоплення шини в цьому режимі використовуються двонаправлені виводи мікропроцесора 30 і 31, по кожному з яких мікропроцесор і інші модулі системи можуть асинхронно обмінюватися трьома сигналами: запиту на захоплення, підтвердження захоплення й звільнення шини. У цьому режимі вивід 29 також змінює свої функції. При виконанні команди LOCK мікропроцесор видає сигнал низького рівня, призначений для арбітра шини КР580ВБ89, що забороняє іншим процесорам системи захоплення системної шини під час дії сигналу на виході LOCK'. Слід зазначити, що цей сигнал залишається активним тільки на час виконання однієї команди, що випливає за командою LOCK.

Засоби обміну

Мікропроцесор КР1810ВМ86 можна реалізувати як безумовний (синхронний), і як асинхронно-синхронний програмно-керований обмін із пам'яттю і зовнішніми пристроями. Крім того, у ньому реалізована могутня підсистема обробки запитів на переривання, що дозволяє вести ефективний асинхронно-синхронний обмін по перериванню.

Початкова установка мікропроцесора КР1810ВМ86.

Для початкового запуску мікропроцесора необхідно одночасно подати на 40 напругу живлення, на вхід CLK - тактові імпульси і на вхід Reset (протягом t 250 мкс) - напругу високого рівня. Якщо виконується перезапуск (скидання), тривалість сигналу високого рівня на вході Reset повинна бути не менш чотирьох періодів тактових імпульсів. Під час дії цього сигналу мікропроцесор припиняє виконання команди, причому шини адреси і даних, адреси й стану, деякі керуючі виводи переходять у високоімпедансний стан. На керуючих виходах мікропроцесора, що залишилися, установлюються неактивні сигнали.

У мікропроцесорі КР1810ВМ86 немає такого різноманіття машинних циклів, як у КР580ИК80А. Читання й запис слова в пам'ять, і зовнішні пристрої відбувається за 4 такти. Тимчасова діаграма циклу шини мікропроцесора в мінімальному режимі при читанні інформації з пам'яті або зовнішніх пристроїв зображена на рисунку 2.2.1, а. У такті Т₁ на шини адреси і даних, адреси й станів видається адреса комірки пам'яті або зовнішнього пристрою (на шини адреси і стану А16 - А19 при звертанні до зовнішніх пристроїв видаються сигнали низького рівня). У момент видачі адреси при звертанні до всього слова або старшому байтові на виводі мікропроцесора BHE` з'являється сигнал низького рівня. У такті Т₂ шина адреси і даних переходить у високоімпедансний стан. По задньому фронту імпульсу ALE у цьому такті відбувається фіксація адреси в буферних регістрах.

У тактах Т₂ і Т₃ дані повинні надходити на виводи AD0 - AD15 при цьому на виводах A16/S3 і A17/S4 видається код, індуктуючий сегментний регістр, використовуваний при адресації (00 - додатковий сегмент даних; 01 - сегмент команд; 10 - сегмент стека; 11 - сегмент даних). На виводі А19 є присутнім сигнал низького рівня, а на А18 виводиться стан тригера дозвіл переривання I. У такті Т₄ шина адреси і даних переходить у високоімпедансний стан.

Рисунок 2.2.1 - Діаграми циклу шини мікропроцесора

Почасова діаграма сигналів, що надходять із знімаємих виводів мікропроцесора в режимі мінімальної конфігурації при записі інформації у пам'ять або зовнішні пристрої, зображена на рисунку 2.2.1, б. Відмінністю від режиму читання є те, що в другому такті шина адреси і даних не переходить високоімпдансний стан, на ній з'являються виведені дані. Крім того, для керування режимом запису використовується сигнал на виводі WR`. Варто підкреслити, що сигнал низького рівня на виводі DEN` більш тривалий, чім у режимі читання.

На рисунках 2.2.2, а і б зображені тимчасові діаграми сигналів мікропроцесора в максимальному режимі, відповідно при читанні і записі інформації у пам'ять і у зовнішні пристрої. Сигнали на шинах адреси і даних, адреси і стани й виводу BHE` так само, як для режиму мінімальної конфігурації. Код стану на виходах S0`, S1`, S2` тримаються на протязі Т₁ і Т₂, а сигнали про стан черги команд на виводах QS0 і QS1 змінюються в кожнім такті.

Рисунок 2.2.2 - Діаграми сигналів мікропроцесора в максимальному режимі

Стан чекання

Якщо на вхід мікропроцесора READY надходить сигнал низького рівня, мікропроцесор після такту Т₃ переходить у стан чекання, що може протривати доти, доки на цей вивід не надійде сигнал високого рівня, синхронізований по фронті Т₂ (рисунок 2.2.3, а). У мікропроцесорних системах, побудованих на основі мікропроцесора КР1810ВМ86, як правило, сигнал на вхід READY надходить із виходу RDY генератора КР1810ГФ84, що може, керуються зовнішніми пристроями для організації синхронно-асинхронного обміну з мікропроцесором.

Рисунок 2.2.3 - Діаграми виводів процесора у стані чекання

Стан захоплення.

У системах мінімальної конфігурації мікропроцесор у мінімальному режимі переходить у стан захоплення, коли на його вхід HOLD надходить сигнал високого рівня. Тимчасова діаграма сигналів, що надходять і знімаємих із мікропроцесора зображена на рисунку 2.2.3, б. По передньому фронту тактового імпульсу CLK відбувається опитування сигналу на вході HOLD. Якщо на цей вхід надійшов сигнал високого рівня, по закінченню циклу шини або після виконання чергової команди (у випадки, коли мікропроцесор знаходиться в холостому стані Т₅) на виході HLDA з'являється сигнал високого рівня, що підтверджує запит на захоплення. Шина адреси і даних, адреси і стани й більшість керуючих виводів переходять у високоімпедансний стан. Мікропроцесор знаходиться в стані захоплення доти, поки на вході HOLD не з'явиться сигнал низького рівня. По передньому фронті тактового імпульсу відбувається опитування сигналу на вході HOLD, по його задньому фронті (якщо на цьому вході сигнал низького рівня) скидаючийся внутрішній тригер підтвердження захоплення, зв'язаний з виводом HLDA.

У максимальному режимі змінюється функціональне призначення виводів HOLD і HLDA, вони стають двонаправлені і позначаються RQ`/ST0` і RQ`/ST1`. Ці виводи можуть бути використані іншими модулями системи, наприклад, співпроцесорами для переведення мікропроцесора в стан «захоплення», причому RQ`/ST0` має більш високий пріоритет із RQ`/ST1`. Якщо співпроцесорові необхідно провести захоплення шини даних, воно посилає на лінію RQ`/ST0` або RQ`/ST1` імпульс запиту на захоплення (на рис. 2.2.3, в цей сигнал позначений А). По передньому фронту кожного тактового імпульсу мікропроцесор робить опитування стану на цьому виводу. Після завершення виконання циклу шини або команди в холостому стані Т₅ мікропроцесор по задньому фронту тактового імпульсу формує сигнал відповіді Б, що надходить на цей же вивід, і мікропроцесор переходить у стан захоплення. При цьому його виводи адреси і даних, адреси і стану й більшість керуючих виводів переходять у високоімпедансний стан. Мікропроцесор вийде зі стану захоплення, коли співпроцесор пошле на вхід RQ'/GT' сигнал звільнення шини (С), наявність якого встановлюється мікропроцесором по засобах опитування в кожнім такті цього сигналу на вході RQ'/GT'.

Якщо в буфері черги мікропроцесора ще маються команди, то після виходу зі стану захоплення він буде їх виконувати. Якщо на входах RQ'/GT0' і EQ'/GT1' сигнали запиту на захоплення від співпроцесорів надійдуть одночасно, мікропроцесор пошле сигнал, що підтверджує захоплення на більш пріоритетний вивід RQ'/GT0'. Коли мікропроцесор вийде зі стану захоплення, він знову зможе перейти в цей стан у двох випадках: 1) якщо на шині EQ'/GT1' був запит на захоплення при підтвердженні мікропроцесором запиту на захоплення по шині RQ'/GT0'; 2) якщо надійшов новий запит на захоплення по одному з входів. Стан «останов». У цей стан мікропроцесор переходить після виконання команди HLT, при чому виводи мікропроцесора не переходять у високоімпедансний стан, а на шину адреси і даних надходить невизначена інформація. Якщо мікропроцесор знаходиться в стані «останов», він не може виконувати цикл шини.

Мікропроцесор у мінімальному режимі при виконанні команди HLT на виводах RD`, M/IO`, DT/R` і DEN` підтримує неактивні сигнали, і хоча на виході ALE з'являється сигнал високого рівня, фіксованого адреса, не має ніякого змісту. У максимальному режимі - на виводах мікропроцесора SO`, S1`, S2` з'являється код стану, індукуючи «останов», у результаті якого контролер шини, підключених до виводів мікропроцесора, виробляє імпульс строба ALE перед входом мікропроцесора в стан «останов» (рис. 2.2.4).

Рисунок 2.2.4 - Діаграми виходу процесора із режиму захвату

Архітектурною особливістю мікропроцесора КР1810ВМ86 є здатність координувати взаємодію декількох процесів, що дозволяє будувати на його основі мультипроцесорні системи. У цих типах можливе застосування двох типів процесорів: незалежних, тобто виконуваних власний потік команд, і допоміжних (співпроцесори). Співпроцесор переглядає команди, обрані головним процесором, визнає деякі з них «своїми» і виконує їх. Мікросхему КР1810ВМ86 можна використовувати як незалежний процесор, а в ролі співпроцесора можуть виступати спеціальні процесори введення/виведення, обробки даних і інші (КР1810ВМ89, КР1810ВМ87). Структурна схема КР1810ВМ86 представлена на рисунку 2.2.5.

Рисунок 2.2.5 - Структурна схема КР1810ВМ86

2.3 Принцип роботи пристрою згідно схеми електричної принципової

На схемі електричній принциповій зображено електричну схему мікропроцесорного модуля на базі мікросхеми КР1810ВМ86.

Кожен мікропроцесор (DD3) веде обмін по загальній системній шині за допомогою арбітра (DD4) й контролера (DD6) шини.

Усі арбітри складають підсистему пріоритетного безконфліктного доступу до системної шини. За допомогою арбітрів шини багатопроцесорнiй системі можна організувати наступні підсистеми обробки пріоритетів: послідовну; рівнобіжну з фіксованими пріоритетами; рівнобіжну з циклічно змінюваними пріоритетами.

У послідовній схемі обробки пріоритетів вихід BPRO' арбітра з більш високим пріоритетом приєднується до виходу BPRN' арбітра з більш низьким пріоритетом. Вхід BPRN' арбітра з найбільшим пріоритетом підключається до загального виводу мікропроцесорної системи.

Таким чином, якщо декільком арбітрам необхідний доступ до системної шини, то сигнал високого рівня на виході BPRO' в арбітра з найбільшим серед них пріоритетом надійде на вихід BPRN' сусіднього і заборонить арбітрам із меншим пріоритетом захоплювати системну шину. Арбітри з більш високим пріоритетом, що не використовують системну шину, формують на виходах BPRO' сигнали низького рівня й у такий спосіб надають можливість захопити шину по ланцюжку арбітра з меншим пріоритетом, тому що захоплення шини повинне вироблятися за один період синхросерій системної шини. У ланцюжку не повинно бути більш трьох арбітрів.

У схемі з рівнобіжною обробкою фіксованих пріоритетів запити на захоплення шини з виходів BREQ' кожного арбітра надходить на спеціальну схему - шифратор пріоритетів, на виході якої формується номер найбільш пріоритетного арбітра, що послав запит. Номер арбітра декодується за допомогою дешифратора, і на вхід BPRN' обраного арбітра надходить із дешифратора сигнал низького рівня, що дозволяє захоплення шини.

У схемах із рівнобіжною обробкою циклічно змінюваних пріоритетів крім шифратора пріоритетів і дешифратора маються додаткові вузли, що присвоюють низький пріоритет арбітрові, що звільнив шину, а пріоритети інших арбітрів перепризначують циклічним зміщенням.

Звичайно, перед початком функціонування мультимікропроцесорній системі на входи INIT' кожного арбітра подаються сигнали низького рівня, що змушують арбітри звільнити системну шину. У системі з рівнобіжною схемою обробки пріоритетів код стану процесора, що бере участь в обміні дешифрується в арбітрі, що формує на виході BUSY' сигнал низького рівня. Якщо системна шина не зайнята і пріоритет арбітра вище чим в інших, що звертаються до шини, то після одержання підтверджуючого сигналу низького рівня на вході BPRN' арбітр видає сигнал низького рівня на вихід AEN', по якому дозволяється надходження на системну шину командних сигналів з контролера шини, а також адреси - із фіксаторів і даних - через шинні формувачі. Крім того, арбітр шини видає на вихід BUSY, об'єднаний з однойменними виводами інших арбітрів, сигнал низького рівня, по якому забороняється захоплення шини іншими арбітрами.

У схемах з послідовною обробкою пріоритетів захоплення шини відбувається без формування сигналів запиту й підтвердження по входах відповідно BREQ' і BPRN'. Арбітр із меншим пріоритетом запитує шину, подаючи на вихід CBRQ', об'єднаний з однойменними висновками інших арбітрів, сигнал низького рівня. По цьому сигналу арбітр, що захопив шину, у якого процесор знаходиться в не завантаженому стані, уступає її арбітрові, що послав запит, і знімає з виходу BUSY' сигнал низького рівня. При цьому арбітр, що одержав у розпорядження системну шину, знову виставляє на вихід BUSY' сигнал низького рівня, для того щоб не допустити інші арбітри до системної шини.

Можна дозволити захоплення шини по запитах від арбітрів із меншими пріоритетами, якщо входи ANYRQST' підключити до джерела харчування +5В. При такому підключенні арбітра по запиті, подаваному на вихід CBRQ`, звільнить шину по закінченні поточного циклу не залежно від пріоритету запитуючого арбітра. Якщо подати на вхід CRQLCK` сигнал низького рівня, то арбітр буде ігнорувати запити по входу CBRQ`. Вихід блокування LOCK` мікропроцесора звичайно підключається до відповідного входу арбітра, для того щоб при виконанні команд із префіксом LOCK забороняти захоплення системної шини мікропроцесорами.

У залежності від комбінації сигналів, подаваних на входи IOB', RESB, арбітр шини може функціонувати в одному з наступних режимів: керування системною шиною; керування шинами введення-висновку і системної; керування локальною і системною шинами; керування шинами введення-виведення, локальною й системною.



3 Експлуатаційний розділ

3.1 Ініціалізація програмуємих ВІС

Генератор тактових імпульсів К1810ГФ84, буферні регістри КР580ИР82, шинні формувачі КР580ВА86 та шинний контролер К1810ВГ88 не вимагають програмної ініціалізації, лише для МП КР1810ВМ86 необхідна початкова установка.

Початкова установка мікропроцесора К1810МВ86.

Для початкового запуску мікропроцесора необхідно одночасно подати на вхід 40 напругу живлення, на вхід CLK - тактові імпульси і на вхід RESET (протягом t > 50 мкс) - напругу високого рівня. Якщо виконується перезапуск (скидання), тривалість сигналу високого рівня на вході RESET повинна бути не менш чотирьох періодів тактових імпульсів. Під час дії цього сигналу мікропроцесор припиняє виконання команди, причому шини адреси і даних, адреси і стани, деякі керуючі виводи переходять у високоімпедансний стан. На керуючих виводах мікропроцесора, що залишилися, встановлюються неактивні сигнали.

Стан виводів мікропроцесора під час дії сигналу скидання (вхід RESET)

Вивід Стан ( сигнал )

AD15 - ADO Високоімпедансний стан

A19(S6)-A16(S3) Теж

МЛО (S2) Перехід через одиницю в високоімпедансний стан

DT/R(S1) Теж

DEN (SO) Теж

WR (LOCK) Перехід через одиницю в високоімпедансний стан

RD Теж

INTA(QSl) 1

ALE (QSO) 0

HLDAJRQ/GT1) 0

RQ/GTO 1

Під час дії сигналу скидання на виводах ALE і HLDA у мінімальному режимі і на RQ/GT1, RQ/GTO у максимальному режимі встановлюються неактивні сигнали, причому код 10 на виводах QSO і QS1 в останньому режимі вказує на відсутність кодів команд у черзі. Якщо під час дії сигналу скидання на входи NMI і HOLD надійдуть запити на переривання і захоплення, вони не будуть сприйматися мікропроцесором. Тому що сигнал скидання встановлює прапорця переривання «1» в «0», запити, що надходять на вхід INTR, обслуговуватися не будуть доти , поки цей прапорець не буде встановлений у „1" програмним шляхом. Після зняття сигналу скидання мікропроцесор починає виконувати внутрішні операції, у результаті яких у його спеціальні регістри будуть записані наступні коди:

FFFFH CS

0000Н DS

0000Н SS

0000Н ES

0000Н IP

При цьому після зняття сигналу на вході RESET також
скидається в “0”. Для виконання внутрішніх операцій мікропроцесору потрібно як мінімум 8 тактів, за які він перейде до такту Т1 першої виконуваної команди. Тому що в результаті дії сигналу скидання вміст сегментного регістра команд стає рівним FFFFH, а з вмісту регістра команд 0000Н мікропроцесор бере першу команду з комірці по адресі FFFF0H. Звичайно, в цій комірці зберігається код команди безумовного переходу JMP, що вказує на початок системної інформації.



3.2 Тест перевірки окремих вузлів або пристроїв

У життєвому циклі мікропроцесорної системи, як будь-якої дискретної системи, виділяються три стадії: проектування, виготовлення й експлуатація. Кожна зі стадій підрозділяється на кілька фаз. Для кожної фази існує імовірність виникнення конструктивних або фізичних несправностей, що приводять систему в непрацездатний стан. Тому на кожній фазі необхідні процедури тестового контролю, спрямовані на виявлення і локалізацію несправностей. Процедура тестового контролю може бути визначена як проведення експериментів з "чорним ящиком". Дискретна система будь-якої складності або частина такої системи може розглядатися як "чорний ящик" з безліччю входів і виходів. Правильність функціонування цього "чорного ящика " повинна встановлюватися шляхом подачі вхідних сигналів і спостереження відповідних вихідних сигналів системи. У тих випадках, коли поводження "чорного ящика" відрізняється від нормального, характеризуємого його специфікацією або представленнями людини, говорять про наявність помилки. Помилка викликається деякою несправністю, що представляє собою некоректний стан усередині "чорного ящика ". Несправності класифікують відповідно до їхніх причин: фізична, якщо причиною її служать дефекти елементів, або фізичний вплив навколишнього середовища; суб'єктивна (внесена, нефізична), якщо її причиною служать помилки проектування, неправильний монтаж елементів і грубі помилки оператора. Фізичні несправності непередбачені, небажаних змін значення однієї чи декількох логічних перемінних у системі. Суб'єктивні несправності - конкретні прояви недоліків програмного й апаратурного забезпечення і неправильних дій оператора, що мають місце при виконанні дискретною системою запропонованих специфікацією дій.

Під суб'єктивними несправностями мають на увазі несправності нефізичні, викликані недоліками різних схем, конструкцій, програм, засобів експлуатації, компіляторів, асемблерів, програм автоматизації проектування, інструкціями з експлуатації, процедурами і засобами контролю і т.д. Суб'єктивні несправності поділяють на проектні й інтерактивні.

Проектні несправності викликані недоліками, внесеними в систему на різних стадіях реалізації вихідного завдання - при структурному проектуванні, розробці алгоритмів, написанні програм, трансляції в машинний код, детальному логічному і технічному проектуванні, а також при наступних модифікаціях апаратурного і програмного забезпечення. Інтерактивні несправності виникають, коли в процесі роботи технічного обслуговування або відпрацьовуванні системи оператор вводить у систему через інтерфейс людина-машина помилкову інформацію, що не відповідає поточному стану системи. Як правило, це проводить у результаті нерозуміння інструкції для оператора або внаслідок неточностей введення інформації.

Помилка - проява несправності (фізичної або суб'єктивної). У залежності від рівня ієрархічної структури системи термін "помилка" може мати різний сенс. Так, для дискретного пристрою він означає появу невірних двійкових сигналів ("0" замість "1" і "1" замість "0"); для програми помилка означає відхилення проведення програми від заданої, що приводить до видачі невірних результатів.

Тест-програма перевірки роботи мікропроцесорного модуля написана мовою асемблера МП КР1810ВМ86 має наступний вигляд:

TEST SEGMENT

ASSUME CS: TEST

PORT_A EQU F8

PORT_B EQU F9

PORT_C EQU FA

PORT_RYS EQU FB

START :

MOV АХ, 82H ; Програмуваня ППІ

OUT PORT__RYS, AX ;

MOV CX,01H ;

MOV AX,CX ;

OUT PORT_C, AX ; Виведення в порт С значення 01 Н

LABEL3 : IN AX, PORT_B ; Зчитування порту В

JE LABELl ; Перевірка зчитаної інформації

SHL СХ ; Здвиг значення регістра СХ на 1 розряд вліво

СРМ СХ, 08 н ; Перевірка регістра СХ на значення 08H

JB LABEL2 ; Перехід на мітку LABEL2, якщо регістр с дорівнює 08H

MOV СХ, 01н ; Загрузка в регістр СХ значення 01Н

MOV АХ, СХ ;

OUT PORT_C, AX ; Виведення в порт С

JМР LABEL3;

LABEL2: MOV АХ, СХ ;

OUT PORT_C, AX; Виведення в порт С

JМР LABEL3;

LABELl: IN АХ, PORT B; Зчитування інформації з порту B

OUT PORT_A, AX; Виведення в порт А

MOV BX, CX;

SHL СХ ; Здвиг значення регістру СХ на4 розряди вліво

SHL СХ ;

SHL СХ;

SHL СХ ;

ADD СХ, ВХ ; Складання значення регістрів CX та BX

MOV АХ, ВХ ;

IN PORT_C, AX ; Виведення значення в порт C

MOV СХ, ВХ ;

IN PORT_C, AX ; Виведення значення в порт С

JMP LABEL3

TEST ENDS

END START

Хоча MM має не дуже складну побудову, однак наявність у ньому тісного взаємозв'язку між апаратними засобами і програмним забезпеченням приводить до того, що навіть незначна несправність у апаратурі або програмному забезпеченні приводить до непрацездатності MM.

Налагодження MM доцільно почати з перевірки омметром всіх зв'язків на монтажній платі й усунення виявлених дефектів монтажу. З особливою старанністю варто перевірити наявність електричних зв'язків між виводами живлення мікросхем і контактами джерела живлення .Щупами омметра необхідно доторкатися безпосередньо виводів мікросхем, це допоможе знайти дефекти пайки. Потім перевірити наявність живлення на виводах мікросхем та зробити початкову установку МП.

Для перевірки працездатності MM використовується емулятор клавіатури побудований на основі мікросхеми КР580ИК55, що представляє собою програмуємий паралельний інтерфейс. До порту А ППІ підключені світлодіоди, що горять при подачі на них сигнал високого рівня.