Проектирование многоразрядного десятичного сумматора комбинационного типа

Размещено на http://www.allbest.ru//

Размещено на http://www.allbest.ru//

МОСКОВСКИЙ ГОСУДАРСТВЕННЫЙ ИНСТИТУТ

ЭЛЕКТРОНИКИ И МАТЕМАТИКИ

(Технический университет)

Кафедра «Вычислительные системы и сети»

КУРСОВАЯ РАБОТА

на тему

«Проектирование многоразрядного десятичного сумматора комбинационного типа»

по дисциплине «Теория автоматов»

Москва 2011

1. Исходные данные для проектирования

Количество десятичных разрядов - 3;

двоично-десятичный код, в котором находятся числа - 8421+3;

система логических элементов - И-НЕ;

критерий оптимальности элементов для проектирования логических схем - минимальная задержка в логических цепях;

тип триггера для проектирования схемы управления - синхронный двухтактный D триггер;

временные параметры синхронизирующей серии импульсов логических элементов:

- время задержки любого логического элемента - 1 нс;

- импульс синхронизации длительностью 2 нс и скважностью 1.

2. Разработка алгоритма выполнения арифметических операций сложения и вычитания многоразрядных чисел в заданном двоично-десятичном коде

2.1 Разработка алгоритма для одноразрядных десятичных чисел, получение величины коррекции и критерия его ввода

Для получения алгоритма построим таблицу соответствия результатов сложения десятичных и двоично-десятичных чисел (Табл. 1).

Каждая ячейка этой таблицы содержит (сверху вниз):

- корректирующую комбинацию;

- результат сложения соответствующих двоично-десятичных чисел по правилам двоичной арифметики;

- корректный результат сложения.

Таблица 1 - соответствие результатов сложения десятичных и двоично-десятичных чисел

№8421 +3	0 0011	1 0100	2 0101	3 0110	4 0111	5 1000	6 1001	7 1010	8 1011	9 1100
0 0011	0100 0011	0111 0100	1000 0101	1001 0110	1010 0111	1011 1000	1100 1001	1101 1010	1110 1011	1111 1100
1 0100	0111 0100	1000 0101	1001 0110	1010 0111	1011 1000	1100 1001	1101 1010	1110 1011	1111 1100	1.0000 1.0011
2 0101	1000 0101	1001 0110	1010 0111	1011 1000	1100 1001	1101 1010	1110 1011	1111 1100	1.0000 1.0011	1.0001 1.0100
3 0110	1001 0110	1010 0111	1011 1000	1100 1001	1101 1010	1110 1011	1111 1100	1.0000 1.0011	1.0001 1.0100	1.0010 1.0101
4 0111	1010 0111	1011 1000	1100 1001	1101 1010	1110 1011	1111 1100	1.0000 1.0011	1.0001 1.0100	1.0010 1.0101	1.0011 1.0110
5 1000	1011 1000	1100 1001	1101 1010	1110 1011	1111 1100	1.0000 1.0011	1.0001 1.0100	1.0010 1.0101	1.0011 1.0110	1.0100 1.0111
6 1001	1100 1001	1101 1010	1110 1011	1111 1100	1.0000 1.0011	1.0001 1.0100	1.0010 1.0101	1.0011 1.0110	1.0100 1.0111	1.0101 1.1000
7 1010	1101 1010	1110 1011	1111 1100	1.0000 1.0011	1.0001 1.0100	1.0010 1.0101	1.0011 1.0110	1.0100 1.0111	1.0101 1.1000	1.0110 1.1001
8 1011	1110 1011	1111 1100	1.0000 1.0011	1.0001 1.0100	1.0010 1.0101	1.0011 1.0110	1.0100 1.0111	1.0101 1.1000	1.0110 1.1001	1.0111 1.1010
9 1100	1111 1100	1.0000 1.0011	1.0001 1.0100	1.0010 1.0101	1.0011 1.0110	1.0100 1.0111	1.0101 1.1000	1.0110 1.1001	1.0111 1.1010	1.1000 1.1011

Алгоритм сложения чисел в коде 8421+3:

1) Если результат от сложения двух одноразрядных десятичных чисел с учетом переноса из предыдущего разряда меньше десяти, то требуется коррекция. Корректирующая величина 1101. Единицу переноса, которая при этом получается, можно отбросить.

2) Если результат от сложения больше или равен десяти (т.е. есть единица переноса) то тоже требуется коррекция. В этом случае корректирующая величина будет 0011.

Правило введения корректирующей величины:

Корректировать результат надо в любом случае. Корректирующую величину 0011 необходимо прибавить к полученному результату от сложения Т(А) и Т(В), если есть перенос в следующий разряд Пi = 1. Если единицы переноса нет - корректирующая величина 1101.

Единицу переноса, возникающую при коррекции, отбрасываем.

Положительная величина (+ А) складывается с другой положительной величиной (+В) с получением положительного результата (+С) без переполнения (+А)+(+В)=(+С).

(+А)+(-В) =(+С).

(+А+(-В)=(-С).

(-А)+(-В)=(-С).

(+А)+(+ В)=(-С) Переполнение разрядной сетки.

(-А)+(-В)=(+С) Переполнение разрядной сетки.

Примеры сложения

+ 375 0,0110,1010,1000 + 281 0,0101,1011,0100 + 656 0,1100,0101,1100 1101,0011,1101 0,1001,1000,1001	Сложение двух положительных чисел в прямом коде. Переполнения разрядной сетки нет
+ 842 0,1011,0111,0101 - 376 1,1001,0101,0110 + 466 0,0100,1100,1100 0011,1101,1101 0,0111,1001,1001	Сложение положительного (прямой код) и отрицательного (обратный код) числа, ответ получается в прямом коде. Появляется единица переноса в знаковый разряд, единица из знакового разряда идет в младший разряд первой тетрады.
- 415 1,1000,1011,0111 - 134 1,1011,1001,1000 - 549 1,0100,0101,0000 0011,0011,0011 1,0111,1000,0011	Сложение двух отрицательных чисел в обратном коде, ответ в обратном коде. Появляется единица переноса в знаковый разряд, единица из знакового разряда идет в младший разряд первой тетрады.
+ 139 0,0100,0110,1100 - 543 1,0111,1000,1001 - 404 1,1011,1111,0101 1101,1101,0011 1,1000,1100,1000	Сложение положительного (прямой код) и отрицательного (обратный код) числа, ответ получается в обратном коде. (ответ будет отрицательный)
+ 875 0,1011,1010,1000 + 731 0,1010,0110,0100 +1606 1,0110,0000,1100 0011,0011,1101 1,1001,0011,1001	При сложение двух положительных чисел в прямом коде, ответ отрицательный, то есть мы получили переполнение разрядной сетки.
- 578 1,0111,0101,0100 - 632 1,0110,1001,1010 - 1210 0,1101,1110,1111 1101,1101,1101 0,1010,1011,1100	При сложении двух отрицательных чисел в обратном коде, ответ положительный, то есть мы получили переполнение разрядной сетки.

3. Разработки функциональной схемы одноразрядного десятичного сумматора комбинационного типа

3.1 Разработка оптимальной схемы одноразрядного двоичного сумматора

Условное графическое обозначение одноразрядного двоичного сумматора приведено на рис. 1.

	a -- первое слагаемое; b -- второе слагаемое; c -- перенос из соседнего младшего разряда; S -- сумма в данном разряде; P -- перенос в соседний старший разряд.

Рис. 1 - Условное обозначение одноразрядного двоичного сумматора

Таблица истинности, описывающая работу данного сумматора, выглядит, как показано в таблице 2.

Таблица истинности для функций S и Р суммы и переноса в одноразрядном двоичном сумматоре

a b c S P 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1	a a b 1 1 1 b 1 c c c a a b 1 1 b 1 1 c c c

Логическая схема одноразрядного двоичного сумматора

3.2 Разработка схемы коррекции

Схема коррекции вырабатывает сигнал введения корректирующей величины. Корректирующая величина должна вводится всегда. Если Пi=0, то она будет равна 1101. Если же Пi=1, то 0011. Таким образом:

Пi	K8	K4	K2	K1
0	1	1	0	1
1	0	0	1	1

K8 = K4 = Пi

K2 = Пi

К1 = 1

3.3 Разработка схемы одноразрядного десятичного сумматора

4. Проектирование дополнительных схем

Все числа, которые приходят на входы сумматоры, представлены в прямом коде. Для выполнения операции сложения (вычитания) с этими величинами необходимо представить их в обратном коде. Для этого необходимо разработать преобразователь чисел из прямого кода в обратный. Причем нетрудно заметить, что преобразователь из обратного кода в прямой будет иметь ту же схему.

Пусть на вход преобразователя приходят одноразрядные десятичные числа, закодированные с помощью двоичных символов и имеющие условные обозначения a0 -- знак числа, б8 б4 б2 б1 -- само число.

На выходе будет a0 -- знак числа (он не изменяется), a8' a4' a2' a1'

Зная правила записи числа в обратном коде, составим таблицу истинности преобразователя.

Таблица истинности преобразователя

a0	a8	a4	a2	a1	a8'	a4'	a2'	a1'
0	0	0	0	0	н	н	н	н
0	0	0	0	1	н	н	н	н
0	0	0	1	0	н	н	н	н
0	0	0	1	1	0	0	1	1
0	0	1	0	0	0	1	0	0
0	0	1	0	1	0	1	0	1
0	0	1	1	0	0	1	1	0
0	0	1	1	1	0	1	1	1
0	1	0	0	0	1	0	0	0
0	1	0	0	1	1	0	0	1
0	1	0	1	0	1	0	1	0
0	1	0	1	1	1	0	1	1
0	1	1	0	0	1	1	0	0
0	1	1	0	1	н	н	н	н
0	1	1	1	0	н	н	н	н
0	1	1	1	1	н	н	н	н
1	0	0	0	0	н	н	н	н
1	0	0	0	1	н	н	н	н
1	0	0	1	0	н	н	н	н
1	0	0	1	1	1	1	0	0
1	0	1	0	0	1	0	1	1
1	0	1	0	1	1	0	1	0
1	0	1	1	0	1	0	0	1
1	0	1	1	1	1	0	0	0
1	1	0	0	0	0	1	1	1
1	1	0	0	1	0	1	1	0
1	1	0	1	0	0	1	0	1
1	1	0	1	1	0	1	0	0
1	1	1	0	0	0	0	1	1
1	1	1	0	1	н	н	н	н
1	1	1	1	0	н	н	н	н
1	1	1	1	1	н	н	н	н

Рассмотрим элементы

a8'	a4'	a2'	a1'

как переключательные функции, зависящие от 5 аргументов. Эти функции не полностью определенные, так как на

0-2, 13-18 и 29-31 наборах их значения не определены. В коде 8421+3 комбинации двоичных сигналов, которые записаны на данных наборах, не существуют.

Для построения схемы получим МДНФ всех переключательных функций с помощью диаграмм Вейча:

По полученным аналитическим выражениям построим функциональную схему преобразователя (рис. 2.3.12,а).

рис. 2.3.12,а функциональная схема преобразователя

В дальнейшем данную схему будем изображать следующим образом (рис. 2.3.12,б).

Рис. 2.3.12,б. Условное обозначение логической схемы преобразователя.

При наступлении переполнения разрядной сетки результат получается неправильным. Чтобы фиксировать наступление переполнения необходимо спроектировать специальную схему. В основу проектирования этой схемы положено правило наступления переполнения разрядной сетки. Оно гласит: переполнение наступает:

при сложении двух положительных величин результат получается отрицательным;

при сложении двух отрицательных величин результат получается положительным.

Обозначим:

а0 и b0 -- знаки слагаемых;

c0 -- знак результата;

ц -- знак переполнения.

По правилам переполнения составим таблицу истинности для переключательной функции ц.

Таблица 2.3.4.

Таблица истинности для функций ц

а0	b0	c0	ц
0	0	0	0
0	0	1	1
0	1	0	0
0	1	1	0
1	0	0	0
1	0	1	0
1	1	0	1
1	1	1	0

Для построения схемы получим МДНФ переключательной функции с помощью диаграммы Вейча:



Рис. 2.3.13. Диаграммы Вейча для функции ц.

По полученному выражению построим функциональную схему, фиксирующую переполнение (рис. 2.3.14,а).

Рис. 2.3.14,а Логическая схема функции переполнения

Условное изображение этой функциональной схемы будет следующим (рис. 2.3.14,б).

Рис. 2.3.14,б. Условное обозначение логической схемы, фиксирующей переполнение.

Правило сложения чисел в обратном коде гласит, что при выполнении операции знаковые разряды участвуют в сложении на ровне с остальными разрядами. При этом учитывается перенос в знаковый разряд и перенос из знакового разряда. Поэтому для получения знака результата можно использовать одноразрядный двоичный сумматор.

5. Построение функциональной схемы 3-х разрядного десятичного сумматора

Обозначим слагаемые, поступающие на вход сумматора:

A = a0 a1 a2 a3 , где a0 -- знак числа, ai -- десятичная цифра, которая представляется в двоично-десятичном коде следующим образом: ai = бi8 бi4 бi2 бi1 ;

B = b0 b1 b2 b3 , где b0 -- знак числа, bi = вi8 вi4 вi2 вi1 .

Результат от сложения обозначим:

C = c0 c1 c2 c3 , где c0 -- знак числа, ci = гi8 гi4 гi2 гi1 .

Используя все полученные результаты можно построить структурную схему 3-х разрядного десятичного сумматора (рис. 2.3.15).

Рис. 2.3.15. Логическая схема 3-х разрядного десятичного сумматора

На вход сумматора поступают два трехразрядных десятичных числа. Каждая тетрада этих чисел по отдельности проходит через преобразователь, и каждые две соответствующие тетрады обоих чисел поступают на входы одноразрядных десятичных сумматоров. Эти сумматоры соединены последовательно, аналогично соединению двоичных сумматоров. Кроме того, выход Пi первого сумматора подводится на вход схемы, учитывающей знак суммы. Сигнал с входа P этой схемы подводится на вход первого одноразрядного десятичного сумматора Пi-1. Этим достигается прибавление "1" к младшему разряду при сложении в обратном коде.

Получившиеся на выходах одноразрядных десятичных сумматоров значения пропускаются через преобразователи, и на их выходах получаются значащие разряды искомого числа (суммы). Знак суммы вырабатывается «схемой, учитывающей знак суммы» (SM).

Знак суммы, а также знаки входных чисел, поступают на «схему, фиксирующую переполнение» (Пер).

6. Разработка устройства управления для многоразрядного десятичного сумматора

Это устройство вырабатывает 4 синхроимпульса с различными временными задержками между ними (СИ1, СИ2, СИ3 и СИ4). Первый импульс позволяет записать два операнда во входные регистры. Как только эта информация будет записана, величины появляются на входах сумматора, и сумматор начинает производить обработку информации. Второй импульс позволяет записать информацию в выходной регистр, когда результат получен. Третий импульс позволяет получить в регистре признаков все признаки результатов. И четвертый импульс останавливает процесс вычислений. Между импульсами существуют временные интервалы, во время которых обрабатывается информация.

6.1 Разработка входных и выходных регистров хранения числовой информации, участвующей в операции сложения

Регистры входов и выхода имеют одинаковую структуру и строятся на синхронных двухтактных D триггерах с асинхронными установочными входами R и S. Каждый регистр содержит по 13 триггеров (12 для 3-х тетрад и один знаковый).

6.2 Разработка регистра признаков результата

Регистр признаков хранит информацию о результате работы устройства. Регистр состоит из 4 триггеров. Первый содержит 1, если результат отрицательный, второй - положительный, третий - результат равен нулю. Четвертый триггер переходит в единичное состояние при возникновении переполнения разрядной сетки (при этом остальные триггеры переводятся в 0-е состояния).

6.3 Проектирование распределителя сигналов

Устройство, вырабатывающее управляющие сигналы СИ1, СИ1, СИ3 и СИ4, называется распределителем сигналов.

Распределитель сигналов имеет 4 выхода и предназначен для управления процессом работы устройства. Назначение сигналов, на каждом из четырех выходов распределителя:

первая ветка: сигнал подается на синхровход C регистров входов, происходит занесение данных в регистры;

вторая ветка: сигнал подается на синхровход C регистров выходов, происходит занесение данных в регистры;

третья ветка: сигнал подается на синхровход C регистра признаков, происходит занесение флагов окончания процесса в регистр;

четвертая ветка: сигнал подается на асинхронный вход R триггера пуска, происходит останов процесса.

Входными сигналами распределителя сигналов являются импульсы с генератора импульсов. Генератор вырабатывает импульсные сигналы длительностью 2 нсек со скважностью 1. Распределитель сигналов должен «выделить» из этой последовательности 4 сигнала с определенной временной задержкой между ними.

При проектировании подобного распределителя сигналов, в первую очередь необходимо определить временные интервалы Т1, Т2 и T3.

Т1 -- характеризуется временем работы трехразрядного десятичного сумматора комбинационного типа. Для определения этой величины надо определить время задержки сигналов по каждой схеме, которая входит составной частью в общую схему. Начнем с одноразрядного двоичного сумматора. Задержка по цепи вход-выход Р будет определяться двумя ЛЭ и равна 2 нсек. Задержка вход-выход S (по самой длинной цепи) будет определяться пятью ЛЭ и равна 3 нсек.

Расчет задержки сигналов в одноразрядном десятичном сумматоре. Будем анализировать самые «длинные цепи». Два слагаемых приходят на входы устройства, и есть перенос по всем 4 разрядам. Сигнал a8' появится с задержкой 11 нсек (2 нсек x 4 разр.). По выходу Пi задержка будет 11 нсек. Далее сигнал идет через двоичные сумматоры ввода коррекции, и на выходе a8' появится через 20 нсек (11 нсек + 2 нсек + 2 нсек + 5 нсек).

Задержка в преобразователе будет 3 нсек.

Расчет задержки сигналов в трехразрядном десятичном сумматоре: при поступлении двух слагаемых на входы самой длинной цепью будет: прохождение операндов через преобразователи и поступление на сумматоры: со входов DC3 сигнал по Пi пойдет на вход Пi-1 DC2; со входа Пi-1 DC2 через выход Пi DC2 на вход Пi-1 DC1; со входа Пi-1 DC1 через Пi DC1 на вход учитывающего знак суммы сумматора SM; со входа сумматора через выход P на вход Пi-1 DC3; со входа Пi-1 DC3 на выходы этого сумматора и через выходной преобразователь на выходы устройства. Итого: 61 нсек (3 нсек + 11 нсек + 11 нсек + 11 нсек + 2 нсек + 20 нсек + 3 нсек).

Так как Т1 должно быть кратно 4 (длительность импульса 2 нсек и промежуток между импульсами также 2 нсек) и более 61 нсек, то

Т1 = 64 нсек.

Временной интервал Т2 определяется задержкой сигнала во входных цепях регистра признаков. Комбинационная схема на входе триггера, отвечающего за признак равенства нулю результата, имеет задержку 3 нсек, поэтому Т2 = 4 нсек.

Величина Т3 также равна 4 нсек, так как сигнал останова СИ4 идет непосредственно за сигналом СИ3.

Имея временные интервалы между выходными сигналами в распределителе сигналов, можно приступить к проектированию данного устройства. Распределитель сигналов является генератором следующих четырехразрядных двоичных чисел:

0001,	0000, … , 0000	, 0010, 0100, 1000
	15 раз

Распределитель сигналов будет проектироваться на основе счётчика с пересчётом на 19 и комбинационной схемой на выходе. Для проектирования счётчика понадобиться 5 триггеров.

Составим таблицу переходов.

Таблица 2.3.5.

Таблица переходов

										F5	F4	F3	F2	F1	Си4	Си3	Си2	Си1
0	0	0	0	0	0	0	0	0	1	0	0	0	0	^	0	0	0	1
0	0	0	0	1	0	0	0	1	0	0	0	0	^	Ў	0	0	0	0
0	0	0	1	0	0	0	0	1	1	0	0	0	1	^	0	0	0	0
0	0	0	1	1	0	0	1	0	0	0	0	^	Ў	Ў	0	0	0	0
0	0	1	0	0	0	0	1	0	1	0	0	1	0	^	0	0	0	0
0	0	1	0	1	0	0	1	1	0	0	0	1	^	Ў	0	0	0	0
0	0	1	1	0	0	0	1	1	1	0	0	1	1	^	0	0	0	0
0	0	1	1	1	0	1	0	0	0	0	^	Ў	Ў	Ў	0	0	0	0
0	1	0	0	0	0	1	0	0	1	0	1	0	0	^	0	0	0	0
0	1	0	0	1	0	1	0	1	0	0	1	0	^	Ў	0	0	0	0
0	1	0	1	0	0	1	0	1	1	0	1	0	1	^	0	0	0	0
0	1	0	1	1	0	1	1	0	0	0	1	^	Ў	Ў	0	0	0	0
0	1	1	0	0	0	1	1	0	1	0	1	1	0	^	0	0	0	0
0	1	1	0	1	0	1	1	1	0	0	1	1	^	Ў	0	0	0	0
0	1	1	1	0	0	1	1	1	1	0	1	1	1	^	0	0	0	0
0	1	1	1	1	1	0	0	0	0	^	Ў	Ў	Ў	Ў	0	0	0	0
1	0	0	0	0	1	0	0	0	1	1	0	0	0	^	0	0	1	0
1	0	0	0	1	1	0	0	1	0	1	0	0	^	Ў	0	1	0	0
1	0	0	1	0	0	0	0	0	0	Ў	0	0	Ў	0	1	0	0	0

F5 x x x x x x ^ x x x x Ў x 1 x 1 x F4 x x 1 1 x x 1 1 x x Ў 1 x x 1 1 x x ^ x x x F1 x x Ў Ў x x ^ ^ x x Ў Ў x x ^ ^ x x Ў Ў x ^ ^ Ў x Ў Ў ^ x ^ ^	F3 x x 1 x x 1 x x Ў ^ x x 1 x x Ў ^ x 1 x 1 x 1
	F2 x x ^ ^ x x x x Ў Ў x x 1 1 x x Ў Ў Ў x 1 1 ^ x ^ ^ x
	D3 x x 1 x x 1 x x 1 x x 1 x x 1 x 1 x 1 x 1
D5 x x x x x x 1 x x x x x 1 x 1 x D4 x x 1 1 x x 1 1 x x 1 x x 1 1 x x 1 x x x D1 x x x x 1 1 x x x x 1 1 x x x 1 1 x 1 x 1 1	D2 x x 1 1 x x x x x x 1 1 x x x 1 1 1 x 1 1 x С4 x x x x x x x x x x 1 x x x С3 x x x x x x x x x x x 1 x x
С2
	x	x			x	x
	x	x			x	x
	x	x				x
		x			1	x
С1
	x	x			x	x
	x	x			x	x
	x	x				x
		x				x		1

6.4 Логическая схема распределителя сигналов

Рис. 2.4.9. Логическая схема распределителя сигналов (повёрнута на 90°).

сумматор распределитель сигнал

7. Получение общей схемы сумматора

Общая структура 3-х разрядного десятичного сумматора с устройством управления представлена на рисунке 2.4.10.

Рис.2.4.10. Общая структура трехразрядного десятичного сумматора с устройством управления

По сигналу НУ триггеры регистров и распределителя сигналов устанавливаются в состояние "0". По сигналу «Пуск» триггер пуска устанавливается в состояние "1" и импульсы с ГИ (генератор импульсов) через схему "И" поступают на распределитель сигналов. Последний вырабатывает управляющие сигналы СИ1, СИ2, СИ3 и СИ4. Сигнал СИ4 устанавливает триггер пуска в состояние "0" и отключает тем самым ГИ от распределителя сигналов.

Выводы по работе

В результате выполнения курсовой работы был разработан трехразрядный двоично-десятичный сумматор комбинационного типа, работающий в коде 8421+3. В процессе выполнения были закреплены теоретические знания и практические навыки по проектированию комбинационных логических схем в необходимом базисе (в данном случае в базисе И-НЕ) с учетом критериев оптимальности, а также по проектированию схем с памятью.

Размещено на Allbest.ru