Мікропроцесорна техніка

Размещено на http://www.allbest.ru/

КУРСОВА РОБОТА

МІКРОПРОЦЕСОРНА ТЕХНІКА

Зміст

Вступ

Загальні методичні вказівки

Структурна схема спеціалізованої мікропроцесорної системи

1. Функціонально-конструктивні елементи

1.1 Центральний процессор

1.1.1 Загальні відомості про мікропроцесори

1.1.2 Мікропроцесорний комплект серії К1810

1.1.3 Призначення виходів мікропроцесора

1.1.4 Структура мікропроцесор

1.1.5 Адресний простір пам'яті й уведення-виводу

1.1.6 Організація переривань

1.2. Співпроцесор

1.2.1 Призначення виводів ВІС К1810ВМ87

1.2.2 Функціонування арифметичного співпроцесора

1.3 Допоміжні інтегральні схеми

1.3.1 Контролер системної шини К1810 ВГ88

1.3.2 Генератор тактових імпульсів К1810 ГФ84

1.3.3 Буферні регістри К580 ИР82

1.3.4 Шинні формувачі К580 ВА86

1.3.5 Контролер системної шини К1810 ВГ88

2.3 Програмувальні інтегральні схеми

2.1.1 ОЗУ та ПЗУ

2.1.2 Дешифратор

3. Розрахунок пам'яті

3.1 Розрахунок ОЗУ для мікросхем 8Кб

3.2 Розрахунок ПЗУ для мікросхем 8Кб

3.3 Розрахунок виводів дешифратора

Додаток. Принципова електрична схема

Вступ

Досягнення в області технології виготовлення напівпровідникових великих інтегральних схем (ВІС), спрямування до підвищення рівня інтеграції на кристалі і скорочення числа типів ВІС призвели до створення мікропроцесорів і мікропроцесорних наборів БІС, котру будуть придатні для побудови перспективних приборів контролю і управління та засобів обчислювальної техніки.

З появою мікропроцесорних наборів (комплектів) ВІС з'явилися одно- та багато кристальні мікро контролери, мікро-ЕОМ і інші мікропроцесорні і мільтимікропроцесорні системи, які вирізняються високою надійністю, низькою вартістю, малими габаритами і використанням енергії.

Поява недорогих і надійних мікропроцесорів, пов'язані зі створенням засобів обчислювальної техніки, породило абсолютно нові нетрадиційні сфери їх використання, де раніше обчислювальні засоби були непридатні по різним міркуванням. З'явилося багато нових і доволі ефективних застосувань мікропроцесорних систем.

Мікропроцесори і мікропроцесорні системи почали здійснювати значний вплив на важні галузі промисловості і в першу чергу на приладобудівну, радіотехнічну, електротехнічну, електронну і на галузі, що створюють засоби зв'язку і обчислювальну техніку, за рахунок реалізації найбільш прогресивних засобів і систем обробки інформації і управління виробничими процесами. мікропроцесорний інтегральний дешифратор пам'ять

Розвиток інформатики, обчислювальної і мікропроцесорної техніки являється другим після нових технологій пріоритетним напрямком науково-технічного процесу. Це зумовило необхідність широкої підготовки інженерів по електронно обчислювальним машинам (ЕОМ), системам і мережам, програмному забезпеченню і прикладної математики, автоматизованим системам обробки інформації і управління (АСОІУ) і іншим напрямкам, пов'язаним з інтенсивним використанням засобів обчислювальної техніки (ЗОТ). Всім цим спеціалістам необхідні глибокі знання принципів побудови і функціонування сучасних ЕОМ, обчислювальних комплексів (ОК), обчислювальних систем (ОС) і обчислювальних мереж (ОМ). В сучасних умовах повсюдно введення обчислювальної і мікропроцесорної техніки у всі сфери людської діяльності - від побуту, освіти і мистецтва до високих технологій і соціального управління - при неконтрольованому імпорті в основному неякісних і застарівши технічних і програмних продуктів особливого значення набуває підготовка не тільки спеціалістів по експлуатації, але й розробників апаратно-програмного забезпечення, що дозволяє збільшити надійність, функціональність і адаптованість ЗОТ в складі систем управління.

Метою курсової роботи є вивчення основ організації технічних засобів автоматизованих систем обробки і відображення інформації, архітектури і принципів функціонування ЕОМ, обчислювальних комплексів, систем і мереж різного призначення, принципів організації обчислювального процесу.

Загальні методичні вказівки

Розвиток інформатики, обчислювальної та мікропроцесорної техніки є другим після нових технологій та пріоритетним напрямком науково-технічного прогресу. Це обумовлює необхідність широкої підготовки інженерів по електронно-обчислювальним машинам, системам і сіткам, програмному забезпеченню і прикладній математиці, а також автоматизованим ситемам обробки інформації і управління та іншим напрямкам, що пов`язані з інтенсивним використанням засобів обчислювальної техніки. Всім цим спеціалістам необхідні глибокі знання принципів побудови і функціонування сучасних електронно-обчислювальних машин, обчислювальних комплексів, обчислювальних систем та обчислювальних сіток. В сучасних умовах широкого введення обчислювальної та мікропроцесорної техніки в усі сфери людської діяльності -- від побуту, освіти і мистецтва до високих технологій і соціального керування - при неконтрольованому імпорті як правило неякісних і застарілих технічних і програмних продуктів особливе значення набуває підготовка не тільки підготовка спеціалістів по експлуатації, а й розробників апаратно-програмного забезпечення дозволяючого збільшити виробництво, надійність, функціональну гнучкість і адаптованість засобів обчислювальної техніки в складі системи управління.

Метою дисципліни є вивчення основ організації технічних засобів автоматизованих систем обробки і відображення інформації, архітектур і принципів функціонування електронно-обчислювальної машини, обчислювальних комплексів, систем і сіток різного призначення, принципів організації обчислювального процесу.

В результаті вивчення дисципліни студенти повинні:

1. Знати архітектуру та принципи функціонування основних сімейств ЕОМ останніх поколінь, структуру і організацію центральних і периферійних пристроїв, інтерфейси різних рівнів, методи побудови ЕОМ, обчислювальних комплексів, мікропроцесорних систем і обчислювальних систем, схемотехніку обчислювальних засобів 3-го і 4-го поколінь, сучасний стан і перспективи розвитку обчислювальної техніки.

2. Вміти розробляти спеціалізовані операційні пристрої і засоби поєднання різних видів зовнішніх пристроїв з обчислювального комплексу, розробляти функціональні і принципові схеми вузлів спеціалізованих пристроїв, підгодовувати основні види документації на ці вузли згідно з потребами існуючих стандартів, синтезувати структуру обчислювальних комплексів при побудові конкретних автоматизованих систем обробки і відображення інформації, визначати характеристики обчислювальних систем при вирішенні проблем заданої предметної області.



1. Функціонально-конструктивні елементи

1.1 Центральний процессор

1.1.1 Загальні відомості про мікропроцесори

Центральний процесор здійснює загальну обробку даних і керування блоками системи відповідно до заданої програми. Характерною рисою МП є можливість часткової реконфігурації апаратної частини для забезпечення роботи у двох режимах - мінімальному й максимальному.

У мінімальному режимі МП формує всі сигнали для керування всеукраїнським інтерфейсом МПС і використовується для побудови однопроцесорних контролерів і мікроЕОМ. При цьому для побудови блоку центрального процесора використовується мале число ІС: генератор, буферні регістри і шинні формувачі.

У максимальному режимі МП використовується для побудови багатопроцесорних систем (МПС), у яких сигнали керування шиною виробляються системним контролером на підставі коду, сформованого МП.

Арифметичний співпроцесор, називаний також співпроцесором числових даних, підключається паралельно центральному процесору й виконує призначені йому команди із загального зі ЦП потоку команд. Обидва процесори фактично працюють поперемінно, причому співпроцесор є залежним від центрального процесора. Процесор уведення-виводу і ЦП є незалежними, і кожний з них виконує власний потік команд, що дозволяє розпаралелити виконання програми.

Центральний процесор має убудовані засоби для координації роботи процесорів обох типів у багатопроцесорній системі. Ці засоби дозволяють здійснювати поділ і відключення магістралей за допомогою сигналів по лініях запиту - подання каналу, а також за допомогою ВІС арбітра магістралі.

Для організації системи пріоритетних переривань передбачений програмувальний контролер переривань (ПКП).

Більшу роль у реалізації функцій інтерфейсу зовнішніх пристроїв у МПС, виконують програмувальні ВІС інтерфейсів і контролерів. Широка й постійно, що збільшується номенклатура, ВІС, використовуваних у мікропроцесорних системах на основі МП серії К1810, забезпечує розмаїтість функцій, простоту технічних рішень, компактність апаратної частини й в остаточному підсумку високу ефективність застосування цих систем.

Сегментація пам'яті забезпечує зручний механізм обчислення фізичних адрес і сприяє модульному проектуванню програмного забезпечення, що спрощує програмування й налагодження.

Для скорочення необхідного числа виводів ВІС молодші 16 адресних ліній мультиплексовані в часі з лініями даних і становлять єдину шину адреси/даних (ШАД). Чотири старші адресні лінії аналогічно мультиплексовані з лініями стану. Щоб сигнали цих ліній можна було використовувати в системі, їх обов'язково розділяють за допомогою зовнішніх схем, тобто здійснюють демультиплексування шин.

При виконанні операцій уведення - виводу використовуються 8- або 16-бітові адреси, так що крім доступу до основної пам'яті МП може звертатися до портів (регістрам уведення - виводу), сумарна ємність пам'яті яких становить 64 КБайт. У ВІС ВМ86 реалізована багаторівнева система переривань по векторі із числом векторів до 256. Адреси підпрограм переривання займають область ємністю 1 Кбайт, що розташовується в пам'яті, починаючи з молодших адрес. Передбачена також організація прямого доступу до пам'яті, при якому МП припиняє роботу й переводить у третій стан шини адреси, даних і керування.

Мікропроцесор ВМ86 з'явився як результат удосконалювання МП ВМ80, й архітектура обох процесорів має багато спільного. Програмно доступні вузли й система команд ВМ80 можуть уважатися підмножинами вузлів і системи команд ВМ86. Наступність цих мікропроцесорів виражається в програмній сумісності знизу нагору, завдяки якій для ВМ86 можна використовувати програмне забезпечення ВМ80. Хоча програми машинною мовою ВМ80 не можуть безпосередньо виконуватися мікропроцесором ВМ86, вони досить просто переводяться з мови асемблера ВМ80 на мову асемблера ВМ86.

1.1.2 Мікропроцесорний комплект серії К1810

Мікропроцесор К1810ВМ86 складається з 14 16 - бітових внутрішніх регістрів і створює 16 - бітову шину даних для зв'язку з зовнішньою пам'яттю і портами введення і виведення інформації. Шина адресу має 20 ліній, що дозволяє адресувати безпосередньо до пам'яті ємністю до 1 Мбайт = 2²⁰ = 1 048 576 байт. Простір пам'яті розподіляється на сегменти по 64 Кбайт, притому в любий момент часу МП може звертатися до осередків чотирьох сегментів, які програмно обрані в якості поточних. Сегментація пам'яті забезпечує зручний механізм обчислення фізичних адрес і сприяє модульному проектуванню програмного забезпечення, що спрощує програмування і налагодження.

Для скорочення необхідного числа виходів БІС молодші 16 адресних ліній мультиплєксовані в часі з лініями даних і складають єдину шину адреси/даних (ШАД). Чотири старші адресні лінії аналогічно мультиплєксовані з лініями стану. Щоб сигнали цих ліній можна було використовувати в системі, їх обов'язково розділяють за допомогою зовнішніх схем, тобто здійснюють демультиплєксацію шин.

1.1.3 Призначення виходів мікропроцесора

Мал. 1.1.Умовне графічне зображення МП ВМ86

Призначення висновків БІС залежить від режиму роботи МП (мал. 1.1.). Вісім виходів має подвійне позначення, причому позначення в дужках відповідають максимальному режиму.

Функціональне призначення сигналів МП і особливості їхнього використання спочатку в мінімальному режимі.

АD15-АDО - мультиплєксна (сполучена) двунапрямлена шина адреси/даних, по якій з поділом у часі передаються адреса, інформація і дані. У першому такті циклу шини - циклу звертання до пам'яті чи зовнішнього пристрою (ЗП) - МП видасть на цю шину молодші 16 біт адреси пам'яті або повну адресу зовнішнього пристрою, чи байти команд, супроводжувані стробом даних DEN.

А19/S6-A16/S3 - мультиплексні вихідні лінії адреси/стану. У першому такті на ці лінії видаються старші 4 біти адреси пам'яті, а при адресації ЗП - нулі.

В інших тактах циклу шини МП видає на ці лінії сигнали стану S6 - S3. Код на лініях S4, S3 визначає сегментний регістр, що бере участь у формуванні фізичної адреси пам'яті, тобто вказує сегмент пам'яті, до якого виробляється звертання в поточному циклі (табл. 1.1). При звертанні до ВУ, коли сегментні регістри не беруть участь і формування адреси, установлюється значення S4 = 1, S3 = 0.

Таблиця 1.1

S4	S3	Сегментний регістр
0	0	ES
0	1	SS
1	0	CS
1	1	DS

ВНЕ -- дозвіл старшого байта. Формується в першому такті циклу одночасно з адресною інформацією. Активний сигнал нульового рівня ВНЕ означає, що по старшій половині АD15-АD8 шини адреси/даних передаються 8-бітові дані. Сигнал ВНЕ заклацається в зовнішньому регістрі адреси і використовується як додатковий адресний вихід, що визначає доступ до старшого банку пам'яті або до ЗУ з байтовою організацією, підключеному до старшої половини шини АD.Сумісне використання ВНЕ та молодшої лінії адреси АО для дешифрації адрес дозволяє здійснювати передачу слів чи окремих байтів по шині АD (табл. 1.2). Відзначимо, що після закінчення сигналу ВНЕ на вихід подається резервний сигнал стану S7, що не має визначеного значення.

Таблиця 1.2

ВНЕ	АО	Розрядність даних
0	0	Все слово
	1	Старший байт D15 - D8,непар..
1	0	Молодший байт D7 - D0,парн..
1	1	Нема звернення

NМ1 - немасковане переривання, розпізнається мікропроцесором по завершенню поточної команди незалежно від стану прапорця дозволу переривання IF. Цей вхід призначений для сигналізації при деяких критичних ситуаціях, наприклад про аварійне відключення мережного живлення.

INТR - запит переривання (маскований), запитується центральним процесором наприкінці виконання кожної команди, якщо переривання дозволені (IF=1) і фіксується у внутрішньому тригері. Звичайно на вхід INТR подається запит від програмувального контролера переривань К1810ВН59А. Якщо IF = 0, то запит по входу INТR ігнорується.

INТA - підтвердження запиту преривання, формується у відповідь на прийнятий запит переривання INТR, виконує функцію сигналу RD в циклі підтвердження переривання і стробує зчитування покажчика адреси (вектора) переривання. В кожнім випадку підтвердженні переривання виконуються два цикли INТA, з яких перший є попереднім і не супроводжується читанням інформації.

READY - готовність, указує на те, що адресований в даному циклі пристрій готовий до обміну даними. Якщо пристрій не готовий до взаємодії з МП, він видає сигнал READY - 0, і МП переходить у стан чекання. У цьому випадку між тактами ТЗ і Т4 цикла шини з'являється необхідне число тактів чекання ТW. Після установки сигналу READY = І МП виходить зі стану чекання і відновляє роботу.

ТESТ - перевірка, використовується разом з командою чекання WAIT, виконуючи яку МП перевіряє рівень сигналу ТЕSТ. Якщо ТЕSТ = 0, МП переходить до виконання наступної по команди. Якщо ТЕSТ = І, МП уводить холості такти Т1 і періодично, з інтервалом SТ, перевіряє значення сигналу ТЕSТ. Команда WAIT і ТЕSТ сигнал забезпечують синхронізацію роботи МП із зовнішніми сигналами: ТЕSТ - вхід програмної перевірки, RDY - вхід апаратної перевірки готовності пристроїв у системі.

CLK - тактова синхронізація (тактування). Сигнал синхронізації від зовнішнього генератора тактових імпульсів, призначений для синхронізації МП.

RЕSЕТ - скидання, переводить МП у визначений початковий стан, у якому скинуті сегментні регістри (крім СS, усі розряди якого встановлюються в одиничний стан), покажчик команд ІР, усі прапори, регістри черги команд і усі внутрішні тригери в пристрої керування. Сигнал RЕSЕТ не впливає на стан загальних регістрів, що встановлюються в початковий стан програмним шляхом. На час дії сигналу RЕSЕТ усі виходи, що мають три стани, переводяться в третій стан, а виходи, що мають два стани, стають пасивними. Мінімальна тривалість сигналу RЕSЕТ при першому включенні МП складає 50 мкс, а при повторному запуску - чотири такти синхронізації. Після зняття сигналу RЕSЕТ робота МП відновляється з початкового стану.

МN/МХ - мінімальний /максимальний режими.

Таблиця 1.3

S2	S1	S0	Тип циклу шини
0	0	0	Підтвердження преривання
0	0	1	Читання ЗП
0	1	0	Запис ЗП
0	1	1	Зупинка
1	0	0	Вибірка команди
1	0	1	Читання ЗП
1	1	0	Запис ЗП
1	1	1	Циклу шини нема

S2 - SО - сигнали стану, що забезпечують інформацію про тип виконуваного циклу шини (табл. 1.3). Сигнали стану подаються в контролер шини, що дешифрує їх і формує розширений набір керуючих сигналів. Якщо МП не ініціює цикл шини, то сигнали S2 - SО встановлюються і пасивний стан 111.

QS1, QS0 - стан черги. Ідентифікує стан внутрішньої черги команд МП (табл. 1.4.) і діє протягом такту синхронізації після виконання операції над чергою. Сигнали QS1, QS0 призначені для співпроцесора, що сприймає команди

й операнди за допомогою команди ESC. Співпроцесор контролює шину А0 і фіксує момент, коли з програмної пам'яті вибирається призначена для нього команда ESC, а потім стежить за чергою команд і визначає момент, коли ця команда повинна виконуватися.

Таблиця 1.4

QS1	QS0	Операція над чергою
0	0	Операції нема, в останньому такті не було вибірки із черги
0	1	Із черги обраний перший байт
1	0	Черга пуста, була спустошена командою передачі управління
1	1	Із черги обраний слідуючий байт команди

RQ/GTI - RQ/GTO запит/представлення (підтвердження/дозвіл). Дві однакові двунаправлені лінії, кожна з яких може використовуватися для передачі імпульсних сигналів запиту/дозволу доступу до локального типі (каналу). Процес доступу до шини здійснюється в наступному порядку:

1) Пристрій, підключений до локальної шини і потребуючий доступу до загального ресурсам, формує запитальний (перший) імпульс тривалістю один такт;

2) Наприкінці поточного циклу МП видає відповідний (другий) імпульс, що підтверджує можливість доступу до локальної шини. У наступному такті МП переводить шини адреси/дані і керування у высокоомний стан і відключається від каналу;

3) По закінченні роботи з каналом пристрій видає на ту ж лінію імпульс (третій), що вказує на закінчення захоплення каналу. У наступному такті МП відновлює керування шиною і продовжує обчислення.

Усі три імпульси мають однакову тривалість і низький активний рівень. Сигнали на лініях незалежні, однак лінія RQ/GTO має більш високий приорітет, чим лінія RQ/GTI , коли запити надходять одночасно. Але якщо на лінії RQ/GTO з'являється запит у той час, коли МП знаходиться в стані захоплення по сигналі RQ/GTI, то цей запит захоплення не одержує підтвердження до звільнення шини по лінія RQ/GTI. Таким чином, кожна з двох розглянутих ліній служить для встановлення режиму захоплення.

LОСК - блокування шини, інформує пристрої системи, що вони не повинні намагатися запитувати шину. Формується однобайтовим префіксом LОСК, розташовуваним перед командою, і діє до кінця виконання цієї команди, забороняючи доступ до системної магістралі іншим пристроям, зокрема іншим процесорам. При підтвердженні запиту шини вихідний буфер сигналу LОСК переводиться в третій стан.

Префікс LОСК не впливає на переривання. Якщо при наявності блокування зовнішня система запитує шину по лініям RQ/GT, МП фіксує запит, але не підтверджує його до завершення команди, що має префікс блокування. Програмісти звичайно використовують цей, префікс, коли необхідно ідентифікувати стан поділюваних ресурсів системи. Префікс LОСК може використовуватися й у мінімальному режимі, коли зовнішній сигнал блокування LОСК відсутній. У цьому випадку генерування підтвердження HLDAна запит шини HLD затримується до завершення виконуваної команди.

1.1.4 Структура мікропроцесора

Укрупнена структурна схема МП ВМ86 (Мал. 1.2) містить дві відносно незалежні частини: операційний пристрій, що реалізує задані командою операції, і пристрій шинного інтерфейсу, що здійснює вибірку команд із пам'яті, а також звертання до пам'яті і зовнішніх пристроїв для зчитування операндів і запису результатів. Обидва пристрої можуть працювати паралельно, що забезпечує сполучення в часі процесів вибірки і виконання команд. Це підвищує швидкодію МП, тому що операційний пристрій, як правило, виконує команди, коди яких уже знаходяться в МП, і тому такти вибірки команди не включаються в її цикл.

Операційний пристрій МП містить групу, загальних регістрів, арифметико-логічний пристрій (АЛУ), регістр прапорів P і блок керування. Вісім 16-бітових регістрів загального призначення беруть участь у багатьох командах. У цих випадках регістри загального призначення кодуються трьох бітовим кодом, котрий розміщається у відповідному полі (чи полях) формату команди. Відповідно до основного призначення розглянутих регістрів виділяють регістри АХ, ВХ, СХ, DХ, використовувані насамперед для збереження даних, і регістри SР, ВР, S1, D1, що зберігають головним чином

адресну інформацію. Особливістю регістрів АХ, ВХ, СХ, DХ являється те, що вони допускають роздільне використання їхніх молодших байтів АL, BL, СL, D1, і старших байтів А11, B11, CП, D11.

Мал. 1.2. структурна схема МП ВМ86

Всі інші регістри являються неподільними й оперують 16-бітовими словами, навіть в випадку використання тільки старшого чи молодшого байтів. Вказівні регістри SР і ВР зберігають змішанні адреси в межах поточного стекового сегмента пам'яті, а індексні регістри S1 і D1 зберігають змішані адреси відповідно в поточному сегменті даних і в поточному додатковому сегменті. Крім основних функцій, що відповідають назві регістрів, загальні регістри виконують спеціальні функції.

Арифметико-логічний пристрій (АЛП) містить 16-бітовий комбінаційний суматор, за допомогою якого виконуються арифметичні операції, набори комбінаційних схем для виконання логічних операцій, схеми для операцій зрушень і десяткової корекції, а також регістри для тимчасового зберігання операндів і результатів.

До АЛУ примикає регістр прапорів V. Значення цих прапорів використовуються для реалізації умовних переходів, що змінюють хід виконанні програми.

Керуючий пристрій (КП) дешифрує команди, сприймає і виробляє необхідні керуючі сигнали.

Пристрій шинного інтерфейсу (шинний інтерфейс) містить сегментні регістри, чергу команд, буфер шини адреси/даних, буфер шипи адреси/стану, суматор адрес, покажчик команд ІР.

Черга команд - набір байтових регістрів і виконуючих роль регістра команд у якому зберігаються коди обрані з програмної пам'яті. Довжина черги 6 байт (максимально довгий формат команд). Шинний інтерфейс ініціює вибірку наступного командного слова автоматично, як тільки в черзі звільняться два байта. Як правило, в черзі знаходиться мінімум один байт потоку команд, так що операційний пристрій не очікує вибірки команди. Випереджальна вибірка команд дозволяє економити, час тільки при природному порядку виконання команд. Коли операційний пристрій виконує команду передачі керування (переходу) у програмі, шинний інтерфейс скидає чергу, вибирає команду по новій адресі, передає її в операційний пристрій, а потім починає заповнення черги з наступних комірок пам'яті .

Сегментні регістри зберігають базові (початкові) адреси сегментів пам'яті кодового сегмента СS, у якому міститься програма; стекового сегмента SS, сегмента даних DS; додаткового сегмента ES, у якому звичайно містяться дані.

Суматор адрес здійснює обчислення 20-бітових фізичних адрес.

Покажчики команд IР зберігає зсув наступної команди в поточному кодовому сегменті, тобто указує на наступну по черзі команду.

1.1.5 Адресний простір пам'яті і уведення - виводу

Розміщення байтів і слів у пам'яті.

Пам'ять логічно організована як одномірний масив байтів, кожний з який має 20-бітову фізичну адресу в діапазоні 00000 - FFFFF. Будь-які два суміжних байти в пам'яті можуть розглядатися як 16-бітове слово. Молодший байт слова має менша адреса, а старший - більший. Адресою слова вважається адреса його молодшого байта. Таким чином, 20-бітова адреса пам'яті може розглядатися і як адреса байта, і як адреса слова

Для запам'ятовування покажчика адреси потрібно два слова пам'яті, причому слово з меншою адресою завжди містить зсув, а слово з великою адресою - базову адресу сегмента.

Для економії часу виконання програми треба розміщати слова дані в пам'яті по парних адресах, так як МП передасть такі слова за один цикл шини. Слово з парною адресою називається вирівняним на границі слів. Слова з непарними адресами також припустимі, але для їхньої передачі вимагаються два цикли шини, що знижує продуктивність МП.

Сегментація пам'яті і обчислення адрес.

Сегмент складається із суміжних осередків пам'яті і є незалежної й окремо адресованою одиницею пам'яті ємністю 64 Кбайт. Кожному сегменту програмою призначається початкова (базова) адреса, що є адресою першого байта сегмента в просторі пам'яті. Поточні адреси чотирьох сегментів записуються в сегментні регістри CS, DS, SS і ES, тим самим фіксуються поточні сегменти коду (програми), даних, стека і додаткових даних.

Фізична адреса комірки пам'яті представляє 20-бітове число в діапазоні 0 -FFFFF, що однозначно визначає положення кожного байта в просторі пам'яті ємкістю 1 Мбайт. На початку кожного циклу шини, зв'язаного зі звертанням до пам'яті, фізична адреса видається па типу адреси і супроводжується сигналом АLE. Тому що МП ВМ86 є 16-бітовим, то всі операції при обчисленні фізичної адреси виробляються з 16-бітовими адресними об'єктами.

Логічна адреса комірки пам'яті складається з двох 16-битовых без знакових значень: початкової адреси сегмента(базою чи сегментом), і внутрішнього сегментного зсуву. Для обчислення фізичної адреси база сегмента зрушується вліво на 4 біт і сумується зі зсувом.

Перенос зі старшого біта, що може виникнути при підсумовуванні, ігнорується. Це призводить до так званої кільцевої організації пам'яті при якій за рейкою з максимальною адресою FFFFF випливає осередок з кульовою адресою. Аналогічну кільцеву організацію має і кожен сегмент.

1.1.6 Організація переривань

Мікропроцесор ВМ86 має ефективну систему переривань, у якій кожному, перериванню поставлений у відповідність код (від 0 до 255), що ідентифікує тип переривання. Переривання можуть ініціюватися зовнішніми пристроями (зовнішні переривання) чи і командами програмних переривань, а в деяких ситуаціях - автоматично самим МП (внутрішні переривання). Переривання змушує МП тимчасово припинити виконання поточної програми і перейти до виконання підпрограми обробки переривання, що вважається більш важливою чи терміновою. Поновлення перерваної програми повинно бути зроблено так,

начебто переривання було відсутнє.

Для цього в стеці запам'ятовується адреса повернення (CS і IР) і вміст регістра прапорів F, а також уміст тих регістрів, що будуть потрібні для виконання підпрограми обробки переривання. Уміст регістрів CS, IР і F запам'ятовується і відновлюється автоматично, а для запам'ятовування і наступного відновлення вмісту інших регістрів МП повинні бути передбачені команди в початку і кінці підпрограми обробки преривань. Слід зазначити, що в стек включається скоректований уміст покажчика команд ІР, що відповідає адресі команди, перед якою МП почав обслуговувати переривання. Необхідність корекції викликана тим, що ІР адресує команди з випередженням через існування внутрішньої черги команд.

Зовнішні преривання. Запити на зовнішні переривання надходять у МП по двох входах: INTR і NME, і самі переривання поділяються відповідно на замасковані і незамасковані. Запити на замасковані переривання від ЗП звичайно надходять на входи програмувального контролера переривань (ПКП) К1810В1159А, що формує сигнал, подаваний на вхід INTR. При роботі з ВМ86 у відповідь на сигнал INТА1 ПКП не видає даних у мікропроцесор і буфер даних ПКП залишається у високоомному стані. По сигналі INTA2 ПКП посилає в мікропроцесор байт, що визначає тип (вектор) переривання. Коли встановлюється сигнал NTR = 1, дії МП залежать від стану прапора ІF дозволу переривань. Сигнал INTR розпізнається тільки при завершенні наступної команди. Префікси повторення, блокування шини і заміни сегмента вважаються частиною команди, тому переривання між префіксом і командою не сприймаємося. Команди пересилання в сегментний регістр МОV sr, src і витягу зі стека в сегментний регістр РОР sr розглядаються аналогічно: переривання не розпізнається до завершення наступної за ними команди. Це необхідно для правильної зміни сегмента, коли здійснюється перезавантаження сегментного регістра і регістра, що визначає зсув у сегменті (наприклад, регістрів SS і SР).

Запит переривання розпізнається під час виконання команди, що відносяться до ланцюгової команди з повторенням і до команди WATT, що можуть виконуватися на протязі значного часу. В цих випадках переривання сприймаються після будь-якої закінченої ланцюгової операції (тобто після чергової операції з елементом ланцюжка) чи після циклу перевірки сигналу на вході ТESТ (кожен цикл перевірки забирає час 5Т).

Якщо IF = 0, тобто переривання по входу INТR заборонені (замасковані), МП ігнорує запит переривання і переходить до наступної команди. Мікропроцесор не запам'ятовує стан сигналу INТR, тому цей сигнал повинний залишатися активним, поки переривающий ЗП не одержить сигналу підтвердження INТА чи саме не зніме запит. Якщо IF = 1, то МП розпізнає запит переривання й обробляє .

Мікропроцесор ВМ86 підтверджує запит переривання, виконуючи два послідовних цикли INТА. Якщо в цих циклах з'являється запит шини по лінії HOLD (у мінімальному режимі) чи RQ - GF(у максимальному режимі), то він не сприймається до завершення обох циклів INТА. У максимальному режимі МП генеруємо в цих циклах сигнал блокування шини LОСК, щоб інші процесори не намагалися запитувати шину.

Запити па немасковане переривання надходять по входу NМ1 і звичайно використовуються для переривання роботи МП при "катастрофічних" подіях. Вхід NМ1сприймає перехід сигналу від низького рівня до високого (позитивний фронт), щоб поточна програма не переривалася від одного сигналу NM - 1 - І кілька разів. Запити NМ1 запам'ятовуються в МП і мають більш високий пріоритет, чим переривання по входу INТR. Обробка немаскованого переривання не залежить від стану прапора 1F. Немаскованому перериванню привласнюється фіксований код типу 2, що автоматично формується усередині МП. Тому у відповідь на NМ1 цикли шини підтвердження переривання INТR не формуються, що прискорює реакцію МП на запити немаскованих переривань.

Процедура обслуговування переривань. Зв'язок між кодом, що визначає тип переривання, і підпрограмою (процедурою) обслуговування переривання встановлюється за допомогою таблиці покажчиків векторів переривань. Повна таблиця займає 1 Кбайт пам'яті і містить 256 елементів, розташованих по адресах О--ЗFF. Кожен елемент в таблиці містить два слова, що визначають початкову логічну адресу підпрограми. Слово з великою адресою містить базова адреса сегмента, а слово з меншою адресою - зсув підпрограми від початку кодового сегмента. При переході на підпрограму зсув завантажується в регістр F, а адреса сегмента завантажується в регістр CS. Тому що розмір кожного елемента таблиці складає 4 Байт, МП обчислює адресу (зсув) необхідного елемента шляхом множення типу переривання на 4.

Коли здійснюється перехід на підпрограму обслуговування переривання, вміст регістра F (разом із вмістом регістрів СS і F) запам'ятовується в стеці прапор 1F (а також прапор ТF) скидається. Тим самим автоматично забороняються зовнішні переривання по входу NМ1, що потрібно, наприклад, для захисту початкової ділянки підпрограми, в плин якого здійснюється включення до стек внутрішніх регістрів МП. Потім підпрограма може дозволити зовнішні переривання командою SТ1. Крім того, вона може бути перервана запитом на вході NМ1 і внутрішніми перериваннями. Наприкінці підпрограми відновлюють вміст регістрів МП. Підпрограма обробки переривання повинна закінчуватися командою повернення з переривання IRЕТ, який передує команда дозволу переривань SТ1. Перед виконанням команди IRЕТ стік повинний бути в тім стані, у якому він був відразу після виклику підпрограми. Тоді ця команда витягає три верхні слова зі стека в регістри IF, CF і F, що забезпечує повернення до команди, що виконувалася раніше.

1.2 Співпроцесор

1.2.1 Призначення виводів ВІС К1810ВМ87

AD15 - AD0 - входи/виходи для формування адрес і передачі даних. Протягом першої частини циклу шини (Т1) вони містять адресу, а в іншій частині циклу (Т2, ТЗ, TW, T4) по них вводяться або виводяться дані. Коли шиною управляє ЦП, виводи AD15 - AD0 є входами.

Мал.2.2.1 Умовне графічне позначення ВМ 87

A19/S6 - A16/S3 - виходи для формування чотирьох старших розрядів адреси протягом першої частини циклу шини (Т1), в іншій частині циклу (Т2, ТЗ, TW, T4) мають постійні значення S3 = S4 = 56=1, S5 = 0. Коли шиною управляє ЦП, ці виводи є входами (мал. 3.1).

BHE/S7 вихідний сигнал дозволу старшого байта шини даних. Значення ПОЗА=0 установлюється в такті Т1 при читанні або записі даних з використанням старших розрядів шини даних D15 - D8. Якщо розряди D15 - D8 при передачі даних не використовуються, то ПОЗА = 1. В іншій частині циклу шини (Т2, ТЗ, TW, T4) діє вихідний сигнал 57 = 0. Коли співпроцесор не управляє шиною, даний вивід використовується як вхід.

S2-S0 - вихідні сигнали коду стану співпроцесора; S2,S1,S0=101 - читання з пам'яті; S2,S1,S0=110 - запис на згадку; S2,S1,S0=111 -пасивний стан співпроцесора; інші комбінації значень не використовуються. Код стану виставляється в такті Т4 і зберігає своє значення в тактах Т1 і Т2. У тактах ТЗ і TW, коли вхідний сигнал READY = 1, виставляється код пасивного стану S2 S1,S0=111. Код стану використовується системним контролером для формування відповідних сигналів керування при звертаннях до пам'яті. Певні зміни сигналів S2, S1 або S0 у такті Т4 служать для індикації початку циклу шини, а пасивний стан у такті ТЗ або TW - для індикації кінця циклу шини. Коли керування шиною здійснює ЦП, ці виводи є входами.

RQ/GT0 - вхід/вихід використовується для запиту/надання доступу до локальної шини ЦП, коли співпроцесору потрібно переслати операнд. Цей вивід може бути використаний для запиту/надання доступу іншому процесору, що пов'язаний з АСП по лінії RQ/GT1. Послідовність взаємодії АСП зі ЦП по лінії RQ/GT0 полягає в наступному: 1) співпроцесор надсилає запит центральному процесору у формі негативного імпульсу тривалістю, рівному одному періоду CLK, коли йому необхідна локальна шина або коли він одержує запит по лінії RQ/GT1 від іншого процесора; 2) співпроцесор очікує сигналу (негативного імпульсу) надання шини від ЦП і, одержавши його, у наступному такті починає пересилання операнда по шині або в цьому же такті передає цей сигнал по лінії

RQ/GT1 іншому процесору, що запросив доступ; 3) співпроцесор формує відповідний негативний імпульс центральному процесору тривалістю, рівної одному періоду CLK. після завершення пересилання операнда або по одержанню відповідного імпульсу по лінії RQ/GT1 від іншого процесора.

RQ/GT1 - вхід - вихід, сигнал запиту/надання шини для зв'язку співпроцесора з іншим процесором, що використовує локальну шину. Якщо співпроцесор не управляє локальною шиною в момент приходу запиту по лінії RQ/GT1 від іншого процесора, те цей запит передається із запізнюванням на один такт CLK- Сигнал надання шини від ЦП і відповідний сигнал про завершення доступу іншим процесором також передаються співпроцесором із затримкою на один такт CLK- Якщо співпроцесор управляє локальною шиною, то послідовність його взаємодії з іншим процесором по лінії.

RQ/GT1 полягає в наступному:

1) процесор надсилає запит про надання шини співпроцесору у формі негативного імпульсу тривалістю, рівному одному періоду CLK;

2) під час найближчого такту Т4 або Т1 співпроцесор посилає сигнал підтвердження (у формі негативного імпульсу тривалістю, рівному одному періоду CLK) процесору, що запросив, що свідчить про звільнення локальної шини співпроцесором і переході його в стан очікування сигналу завершення використання шини від процесора, що запросив;

3) після завершення використання шини процесор, що запросив, посилає негативний імпульс тривалістю, рівному одному періоду CLK, співпроцесору, що у наступному такті відновляє роботу з локальною шиною.

QS1, QS0-- вхідні сигнали коду стану черги команд. Вони дозволяють співпроцесору стежити за станом черги команд ЦП для того, щоб синхронізувати початок виконання чергової команди. Стан черги кодується в такий спосіб:

QS1 QS0 = 00 - черга не змінилася;

QS1 QS0 = 01 - перший байт команди взятий із черги;

QS1 QS0 = 10 - черга реініціалізувалась (порожня);

QS1 QS0 = 11 - черговий байт команди взятий із черги.

INT - вихідний сигнал запиту переривання, що вказує на виникнення незамаскованої виняткової ситуації. Звичайно цей вивід підключається до входу контролера переривань.

BUSY - вихідний сигнал зайнятості; сигнал BUSY=1 указує на те, що співпроцесор виконує команду. Цей вивід з'єднується з виводом TEST ЦП, забезпечуючи тим самим синхронізацію його роботи й співпроцесора. У випадку виникнення незамаскованої виняткової ситуації сигнал BUSY залишається активним (BUSY = 1) доти, поки прапор виняткової ситуації не буде скинутий.

READY - вхідний сигнал готовності від зовнішніх пристроїв. Сигнал RDY підтвердження готовності від пам'яті або ВУ синхронізується тактовим генератором, що формує сигнал READY для АСП і ЦП.

RESET-Вхідний сигнал скидання (початкової установки), що встановлює співпроцесор у початковий стан. Тривалість сигналу RESET = = 1 повинна становити не менш чотирьох періодів CLK-

CLK - вхідний сигнал тактової частоти від генератора тактових імпульсів, що здійснює тимчасову синхронізацію роботи співпроцесора. Припустимий діапазон частот 2-5 Мгц.

GND - виводи для заземлення.

1.2.2 Функціонування арифметичного співпроцесора

Арифметичний співпроцесор ВМ87 може працювати тільки в парі із центральним процесором ВМ86/ВМ88, що повинен бути встановлений у максимальний режим (мал. 3.8). Система зі співпроцесором не вимагає ніякої додаткової логіки, що відрізняється від тієї, котра використовується в системі з максимальним режимом ЦП. Схема розширеного процесора виходить простим об'єднанням однойменних виводів ЦП і АСП із додатковим використанням контролера переривань ВН59А для організації взаємодії виходу INT співпроцесора й входу INTR центрального процесора.

Пасивний режим. Взаємодія процесорів починається по сигналі RESET, тривалість якого повинна бути не менш чотирьох тактів CLK. По закінченні цього сигналу АСП «аналізує» рівень сигналу на лінії, що з'єднує виводи ПОЗА процесорами. Центральний процесор ВМ86 формує на виході ПОЗА нульовий сигнал (ВМ88 - одиничний сигнал). Через кілька тактів CLK ЦП робить вибірку команд із пам'яті, починаючи з адреси FFFFOH, а співпроцесор стежить за його роботою, перебуваючи в пасивному режимі. Вибирати команди з пам'яті може тільки ЦП, але співпроцесор також одержує всі команди, записуючи їх у чергу з байтів команд, ідентичну черги центрального процесора, і контролює виконання команд центральним процесором. У пасивному режимі режимі виводи S2 - S0, A19/S6 - A16/S3 і AD15-AD0 використовуються як входи. Як тільки в потоці команд з'являється команда ESC, АСП починає переходити з пасивного режиму в активний.

Активний режим. Для переходу в активний режим співпроцесор повинен установити момент початку виконання дій, певних командою ESC. Для цього він починає аналізувати код стану черги команд ЦП по лініях QS1, QS0. Як тільки з'являється код QS1 QS0 = 01, що відповідає першому байту команди, і цей байт містить код ESC= 11011, співпроцесор переходить в активний режим. об'єднанням однойменних виводів ЦП і АСП із додатковим використанням контролера переривань ВН59А для організації взаємодії виходу INT співпроцесора й входу INTR центрального процесора

Пасивний режим. Взаємодія процесорів починається по сигналі RESET, тривалість якого повинна бути не менш чотирьох тактів CLK. По закінченні цього сигналу АСП «аналізує» рівень сигналу на лінії, що з'єднує виводи ПОЗА процесорами. Центральний процесор ВМ86 формує 87 на виході ПОЗА нульовий сигнал (ВМ88 - одиничний сигнал). Через кілька тактів CLK (мал. 3.9) ЦП робить вибірку команд із пам'яті, починаючи з адреси FFFFOH, а співпроцесор стежить за його роботою, перебуваючи в пасивному режимі. Вибирати команди з пам'яті може тільки ЦП, але співпроцесор також одержує всі команди, записуючи їх у чергу з байтів команд, ідентичну черги центрального процесора, і контролює виконання команд центральним процесором. Тимчасові діаграми роботи АСП у пасивному режимі наведені на мал. 3.10. У цьому режимі виводи S2 - S0, A19/S6 - A16/S3 і AD15-AD0 використовуються як входи. Як тільки в потоці команд з'являється команда ESC, АСП починає переходити з пасивного режиму в активний.

Активний режим. Для переходу в активний режим співпроцесор повинен установити момент початку виконання дій, певних командою ESC. Для цього він починає аналізувати код стану черги команд ЦП по лініях QS1, QS0. Як тільки з'являється код QS1 QS0 = 01, що відповідає першому байту

команди, і цей байт містить код ESC= 11011, співпроцесор переходить в активний режим.

Якщо команда ESC містить вказівку про те, що операнда-джерело розміщене в пам'яті, то ЦП формує адреса операнда й зчитує слово даних. При цьому АСП перехоплює 20-бітова адреса операнда, записуючи його в

регістр ЕР, і слово даних, записуючи його в чергу з байтів операндів. При довжині операнда більше одного слова співпроцесор одержує інші слова самостійно, додатково запитуючи шину.

1.3 Допоміжні інтегральні схеми.

1.3.1 Контролер системної шини К1810 ВГ88

Контролер системної шини К1810ВГ88 призначений для роботи в складі мікропроцесорної системи на базі МП К1810ВМ86.У залежності від стану МП контролер керує обміном даними між локальною шиною (ЛШ) процесора і системною шиною(СШ) при наявності доступу до керування шинами МП, і також між локальною шиною і шиною введення виведення чи резидентною шиною.

Мал.2.2.1 Структура контролера системної шини ВГ 88

Контролер шини (КШ) синхронізується тактовим генератором МП і здійснює керування шинними формувачами, регістрами, фіксаторами адреси, пристроями введення - виводу і пам'яттю. Структурна схема контролера шини приведений на мал. 2.2.1, а його умовне графічне позначення - на мал. 2.2.2.

Мал. 2.2.2. Умовне графічне позначення ВГ 88

Призначення виходів

S0, S1, S2 - входи сигналів стану МП ВМ86/ВМ87/ВМ89. Контролер шини декодує ці сигнали і формує командні сигнали і сигнали керування.

СLK - вхідні сигнали генератора тактових імпульсів ГФ84, що синхронізують роботу контролера шини.

АЕN - сигнал керування видачею командних сигналів контролера, що здійснюється через 115 не після надходження сигнала АЕN. У режимі роботи із шиною введення - виводу (IOВ = 1) сигнал АЕN не впливає на видачу командних сигналів, керуючих уведенням - виведенням.

СЕN - сигнал керування видачею командних сигналів і сигналів керування PDEN і DEN. При CEN вихідні командні сигнали знаходяться в пасивному стані (сигнал високого рівня).

IOВ - сигнал керування режимом роботи контролера. При IOВ = 1 задається режим роботи з шиною введення - виведення, а при IOВ ~ О з системною шиною.

MRDC - сигнал читання з пам'яті. Дозволяє виставити інформацію на шину даних з осередку, адреса якої встановлена на шині адреси.

МWТС - командний сигнал запису в пам'ять.

AMWS - випереджальний командний сигнал запису а пам'ять. Указує про початок машинного циклу запису і дозволяє вчасно підготуватися до запису інформації.

IORS - командний сигнал уведення з УВВ. 1'ачрешает УВВ, пірсі якого встановлений па типі адреси, виставити інформацію на типу даних.

IOWS - командний сигнал висновку в УВВ. Дозволяє УВВ, адреса якого встановлена на шипі адреси, зчитати інформацію з шини даних.

AIOWS - випереджальний командний сигнал виводу в УВВ. Вказує УВВ про початок машинного циклу виводу дозволяє йому вчасно підготуватися до виводу інформації.

DT/R - сигнал керування роботою шинних формувачів. DT/R=1 переключає шинні формувачі на передачу даних з локальної шини на шину вводу - виводи чи системну шину, DT/R переключає шинні формувачі на зчитування даних із шини введення - виводу чи системної шини на локальну.

DЕN - сигнал керування станом "включено" шинних формувачів, включених між локальною і системною чи резидентною шинами.

МСЕ/РDEN - сигнал керування виконує дві функції у залежності від режиму. У режимі роботи із шиною введення - виводу (IOВ І) використовується сигнал РDEN керування станом "включено" шинних формувачів, включених між локальною шиною і шиною введення - виводу. У режимі роботи із системною шиною (ІОВ ~ 0) використовується сигнал МСЕ керування зчитуванням номера відомчого контролера переривань, що підлягає обслуговуванню,

ALE - сигнал керування моментом стробування (фіксації) адреси в адресному регістрі з локальної шини МП. Запис адреси здійснюємося в момент переходу сигналу ALE з високого рівня на низький.

Функціонування

Основною інформацією для формування командних сигналів і сигналів керування контролером системної шини є код стану МП, що надходить на входи S0, S1, S2. Дешифратор стану МП робить декодування коду, що надійшов, відповідно до табл. 2.2.1.

Таблиця 2.2.1

Вихідні командні сигнали і сигнали керування виробляються контролером під керуванням вхідних сигналів ІОВ, СEN і AEN, що визначають режим роботи контролера, активність командних сигналів і можливість доступу до системної шини. Контролер працює в двох режимах: із системною шиною і із шиною введення - виводу.

Режим роботи із шиною введення - виводу установлюється шляхом формування сигналу І0В = 1. Цей режим використовується в тих випадках, коли контролер керує доступом до двох шин: резидентної шини введення - виводу і системною шиною. Командні сигнали IORS, IOWS, AIOWS, INTA у цьому режимі завжди дозволені, тобто їх поява не залежить від вхідного сигналу АЕN. Як тільки мікропроцесор починає виконувати команду введення - виведення, формується відповідний командний сигнал, а також сигнали РDEN і DT/R, управління моментом і напрямком передачі даних по резидентній шині введення - виводу.

Системна шина до цього випадку може працювати тільки з пам'яттю (чи з пристроями введення - виводу, відображеними на пам'ять), і МП одержує доступ до СШ тільки по сигналуAEN від арбітру шин.

Командні сигнали для роботи з не використовуються. Відповідно до виконуваного мікропроцесором командою, що вимагає звертання до пам'яті, контролер формує потрібний командний сигнал МRDC чи МWТС, АМWТС, а також сигнали керування моментами фіксації адреси АLE, передачі даних DЕN і ігноруванням передачі даних по системній шині DT/R.

Вихідний сигнал МСЕ разом із сигналом INTA використовується в циклі підтвердження переривання і системах з каскадними контролерами переривань. Сигнал МСЕ - формується в режимі роботи із системною, шиною (І0В = 0). Коли МП відповідає на запит переривання, він виставляє код стану S2 S1 S0 = 000, по якому системний контролер формує два негативних імпульси на виході INТА. У відповідь на перший імпульс по ША і ШД не передається ніякої інформації. Перед початком другого - імпульсу сигнал МСЕ заставляє ведучий контролер переривань видати па ЛШ процесора код відомого контролера, що запросив переривання. Цей код по сигналі ALЕ записується у фіксатор адреси, По - фронті другого імпульсу INTA відомий контролер, що запросив переривання, виставляє вектор переривання на системну шину даних, відкіля він зчитується ЦП.

Вихідний сигнал ALЕ формується в кожнім машинному циклі і служить для запису поточної адреси у фіксатори адреси.

Вхідний сигнал керування СЕN діє як визначник можливості використання командних сигналів, формованих контролером системної шини. При СЕN=1 КШ функціонує нормально, а при СЕN=0 всі командні сигнали утримуються в неактивному стані. Ці особливості використовуються для поділу адресного простору й усунення адресних "конфліктів" між зовнішніми пристроями, підключеними до системної і резидентної шини.

На мал. 2.2.3 приведені тимчасові діаграми роботи КШ при активних сигналах на входах АЕN, СЕN.

Мал. 2.2.3. Структурна схема ГТІ

1.3.2 Генератор тактових імпульсів К1810 ГФ84

Генератор тактових імпульсів (ГТІ) КР1810ГФ84 призначений для керування ЦП КР1810ВМ86 і периферійними пристроями, а також для синхронізації сигналів READY з тактовими сигналами ЦП і сигналів интерфейсної щини Multibas. Генератор тактових імпульсів (мал. 2.3.1, 2.3.2) включає схеми формування тактових імпульсів (OSC,CLK, РCLK), сигналу скидання (RESET) і сигналу готовності (READY).

Схема формування тактових імпульсів виробляє сигнали: СLК - тактової частоти для ЦП КР1810ВМ86, PCLK - тактової частоти для керування периферійними БІС, OSC - тактову частоту генератора, що задає, необхідні для керування пристроями, що входять у систему, і для синхронізації. Сигнали синхронні, їхні частоти зв'язані співвідношенням: у режимі внутрішнього генератора і у режимі зовнішнього генератора. Сигнали можуть формуватися з коливань основної частоти кварцового резонатора, що підключається до входів XІ, Х2, чи третьої гармоніки кварцового

резонатора, виділюваної LC - фильтром чи від зовнішнього генератора, що підключається до входу ЕFI.

Вибір режиму функціонування визначається потенціалом на вході F/С. Якщо цей вхід підключений до "землі", то ГТІ працює в режимі формування сигналів від внутрішнього генератора (SGN), якщо на F/C подається високий потенціал - то в режимі формування сигналів від зовнішнього генератора.