Информационные технологии проектирования ЭВС

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Техническое задание

Введение

Настоящее техническое задание распространяется на разработку устройства “Реверсивные бегущие огни”. КНФУ.458632.001, реализованного на базе ПЛИС Xilinx.

1 Основание для разработки

1.1 Устройство “Реверсивные бегущие огни” КНФУ.XXXXXX.001 разрабатывается на основе задания на курсовое проектирование по дисциплине «Информационные технологии в проектировании электронно-вычислительных средств».

2 Источники разработки

2.1 Устройство “Реверсивные бегущие огни” КНФУ.XXXXXX.001 разрабатывать на основе статьи “Реверсивные бегущие огни” журнала “радио” №11, 2006 г., стр.56.

3Технические требования

3.1 Состав изделия

3.1.1 В состав изделия входят:

? устройство “Реверсивные бегущие огни”;

? комплект кабелей.

3.2 Технические параметры

3.2.1 Электропитание

? Постоянное напряжение не более 5 В;

? Частота 50 ± 0,4 Гц;

? Количество светодиодов 16.

3.3 Требования к надежности

3.3.1 Наработка на отказ не менее 2000 часов.

3.4 Принцип работы

3.4.1 Принцип работы устройства заключается в последовательном, поочередном зажигании светодиодов таким образом, чтобы после последнего 16-го включенного светодиода процесс поочередного включения светодиодов шел в обратном направлении.

3.5 Условия эксплуатации

3.5.1 Стенд должен соответствовать климатическому исполнению и категории размещения УХЛ 4.2 по ГОСТ 15150-69.

Диапазон внешних воздействующих факторов:

? диапазон рабочих температур от плюс 10 до плюс 35 оС;

? диапазон предельных рабочих температур от плюс 1 до плюс 40 оС ;

- относительная влажность воздуха при температуре 25 С°не более 80 %.

3.5.2 Стенд должен соответствовать группе исполнения по стойкости к механическим внешним воздействующим факторам М2 по ГОСТ 25467-82.

Диапазон внешних воздействующих факторов:

- диапазон частот синусоидальных вибраций от 1 до 55 Гц;

- амплитуда ускорений синусоидальных вибраций 10 g;

- степень жесткости синусоидальных вибраций II

по ГОСТ 20.57.40681;

- пиковое ударное ускорение при механическом ударе многократного действия 15 g;

- степень жесткости при механическом ударе многократного действия I по ГОСТ 20.57.406-81.



Содержание

Введение

1. Анализ исходного устройства

1.1 Анализ исходной электрической схемы

1.2 Анализ элементной базы

2. Синтез схемы на базе ПЛИС

2.1 Реализация исходной элементной базы и синтез схемы на ПЛИС

2.2 Выбор микросхемы ПЛИС

2.3 Уровни реализации структуры ПЛИС

2.4 Назначение выводов ПЛИС

2.5 Расчет энергопотребления с помощью утилиты xPower

Заключение

Список литературы

Приложения

Введение

В курсового проекте рассматривается разработка устройства управления приводом часового механизма с шаговым двигателем на базе ПЛИС. Исходными данными для проектирования является принципиальная схема данного устройства на дискретных элементах.

Целью курсового проекта является разработка устройства на базе ПЛИС фирмы Xilinx, который выполнял бы те же функции, что и вышеназванное устройство. Разработка производится с использованием САПР ISE Xilinx 9.2. Использование интегрированной среды разработки значительно упрощает процесс проектирования, программирования и отладки устройства.

1. Анализ исходного устройства

1.1 Анализ исходной схемы

Схема устройства состоит из генератора на элементах DD1.1, DD1.2 и транзисторе VT1, буферный элемент DD1.3, счетчик DD2, набор инверторов-повторителей DD4.1-DD4.4, узел управления ими (DD1.4, DD3.1)и дешифратор DD5, к выходам которого подключены светодиоды HL1-HL16. Тактовые импульсы с выхода генератора, собранного на элементах DD1.1, DD1.2 и транзистора VT1, через буферный элемент DD1.3 поступают на вход С1 счетчика DD2. Его выходные сигналы подаются на входы микросхемы DD4. Она представляет собой четыре независимых элемента “Исключающее ИЛИ” и работает по следующему алгоритму: если на обоих входах элемента присутствуют одинаковые логические сигналы, то на выходе элемента - лог. 0, а если разные - лог. 1. В данном случае элементы микросхемы DD4 выполняют функции управляемых инверторов -повторителей: в зависимости от уровня напряжения на объединенных входах они либо “пропускает” сигналы с выходов счетчика DD2 на входы дешифратора DD5 напрямую, либо инвертируют их, за счет чего и происходит смена направления переключения светодиодов HL1-HL16 гирлянды. Элементами DD4 управляет триггер DD3.1, включенный делителем на 2 (вход Dсоединен с инверсным выходом). С приходом на его вход С каждого импульса с выхода 8 счетчика DD2 триггер изменяет сове состояние на противоположное и происходит смена направления переключения светодиодов HL1-HL16.

1.2 Анализ элементной базы

КР1533ЛА3 - микросхема представляющая 4 логических элемента ИСКЛЮЧАЮЩЕЕ ИЛИ:



Рис.1 - Условное графическое изображение КР1533ЛА3

Функции выводов микросхем:

? 1,2,4,5,9,10,12,13 - входы;

? 3,6,8,11 - выходы;

? 7 -“земля”;

? 14 -питание.

КР1533ИД3 - дешифратор, имеющий 4 адресных входа, 2 инверсных входа стробирования, 16 выходов.



Рис.2 - Условное графическое изображение КР1533ИД3

Функции выводов микросхемы:

? 23,22,21,20 - адресные входы;

? 18, 19 - входы стробирования;

? 1-12,14-17 - выходы;

? 13 - питание;

? 24 - “Земля”.

КР1533ИЕ5 - счетчик с максимальным коэффициентом пересчета 16.



Рис.3 - Условное графическое изображение КР1533ИЕ5.

Функции выводов микросхемы:

? 1,14 - входы для счетных импульсов;

? 2,3 - входы для сброса счетчика;

? 8,9,11,12 - выходы.

КР1533ТМ2 -D-триггер со сбросом и предустановкой.

Рис.4 - Условное графическое изображение КР1533ТМ2

Функции выводов микросхемы:

? 1,4 - входы установки триггера в единичное, либо в нулевое состояние;

? 2 -вход установки триггера по тактовым импульсам входа С;

? 3 -вход тактовых импульсов;

? 5,6 - выходы триггера.

КР1533ЛА3 - микросхема содержащая 4 логических элемента 2И-НЕ

Рис.5 - Условное графическое изображение КР1533ЛА3

Функции выводов микросхемы:

? 1,2,4,5,10,9,12,13 - входы;

? 3,6,8,11 - выходы;

? 7 -“земля”;

? 14 -питание.



2. Синтез схемы на базе ПЛИС

2.1 Реализация исходной элементной базы и синтез схемы на ПЛИС

схема плис отладка энергопотребление

Для реализации исходной электрической схемы устройства и его функций на ПЛИС, необходимо заменить имеющуюся элементную базу на стандартные компоненты библиотеки XilinxISE,либо описать работу элементов в программном модуле VHDLMODULE.

Согласно алгоритму работы, устройство должно последовательно, поочередно зажигать светодиоды так, чтобы после последнего 16-го включенного светодиода процесс поочередного включения светодиодов шел в обратном направлении.При анализе исходной схемы были обнаружены ошибки в ее построении, из-за которых принцип работы схемы не соответствовал изначальному требованию. Модификация схемы коснулись кодовой комбинации, снимаемой со счетчика на вход триггера - основываясь заявленному алгоритму работы, кодовая комбинация должна включать все четыре разряда, что обеспечивает число 16, а не 8, как представлено в схеме журнала. В связи с этим, для переключения триггера по 16-му импульсу был использован логический элемент И, содержащий четыре инверсных входа и один выход. Вид переработанной схемы в XilinxISE представлен на рис. 6.



В синтезированной схеме использовались библиотечные компоненты и компоненты написанные на VHDL. Из стандартных компонентов использовались элементы XOR2, заменяющиелогические элементы “искл. ИЛИ” DD4, а так же триггер FDcоединенным инверсным элементом, заменяющим триггер DD3.1. Логический элемент “И-НЕ”DD1.4 был заменен на логический элемент И с четыремя инверсными входами.

Элемент XOR2 выполняет функцию “искл. ИЛИ”. Условно-графическое изображение в XilinxISEпредставлено на рис.7. Временная диаграммы работы на рис.8.

Рис.7 - Условно-графическое изображение элемента “искл. ИЛИ”.

Рис.8 - Временная диаграмма работы “искл. ИЛИ”.

Данный элемент используется в схеме с целью инвертирования входной последовательности кодов со счетчика на дешифратор: после того как его значение достигнет 16, сигнал с триггера активирует этот логический элемент и произойдет инверсия кодовой послежовательности.

Триггер FDcвыходом подключенным на вход данных через инверсный элемент выполняет функцию триггера DD3, который включен в режиме Т-триггера: меняет свое состояние по фронту тактового импульса. Условно-графическое изображение в XilinxISE представлено на рис.9.Временная диаграммы работы на рис.10.

Рис.9 - Условно-графическое изображение триггера.

Рис.10 - Временная диаграмма работы триггера.

Элемент AND4B4 инверитрует входящие сигналы и выдает на выходе сигнал являющийся результатом логической операции “И”. Условно-графическое изображение в XilinxISEпредставлено на рис.11. Временная диаграммы работы на рис.12.



Рис.11 - Условно-графическое изображение логического элемента “И”c 4-мя инверсными входами.

Рис.12 - Временная диаграмма работы логического элемента “И”c 4-мя инверсными входами.

Элемент DD22 написан на языке VHDL. Он представляет собой счетчик, аналогичный счетчику DD2. По фронту тактового импульса выдает на выходе счетное число импульсов в двоичном коде. Коэффициент пересчета равен 16. Код счетчика на VHDL:

ibrary IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity DD22 is

Port ( C1 : in STD_LOGIC;

C_OUT : out STD_LOGIC_VECTOR (3 downto 0));

end DD22;

architecture Behavioral of DD22 is

begin

process (C1)

variable count : integer range 0 to 31:=0;

begin

if C1='1' and C1'event then

case count is

when 0 => C_OUT <= "0000";

when 1 => C_OUT <= "0001";

when 2 => C_OUT <= "0010";

when 3 => C_OUT <= "0011";

when 4 => C_OUT <= "0100";

when 5 => C_OUT <= "0101";

when 6 => C_OUT <= "0110";

when 7 => C_OUT <= "0111";

when 8 => C_OUT <= "1000";

when 9 => C_OUT <= "1001";

when 10 => C_OUT <= "1010";

when 11 => C_OUT <= "1011";

when 12 => C_OUT <= "1100";

when 13 => C_OUT <= "1101";

when 14 => C_OUT <= "1110";

when 15 => C_OUT <= "1111";

when others => C_OUT <= "0000";

end case;

count := count + 1;

end if;

if count=16 then count:=0;

end if;

end process;

Условно-графическое изображение в XilinxISEпредставлена на рис.11. Временная диаграммы работы на рис.12.

Рис.13 - Условно-графическое изображение счетчика.

Рис.14 - Временная диаграмма работы счетчика.

Элемент DD5VHD написан также на языке VHDL,представляет собой дешифратор на 16 с инверсными выходами. КоднаязыкеVHDL:

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity DD5VHD is

Port ( A : in STD_LOGIC_VECTOR (3 downto 0);

D : out STD_LOGIC_VECTOR (15 downto 0);

E : in STD_LOGIC);

end DD5VHD;

architecture Behavioral of DD5VHD is

begin

process (E,A)

begin

if ( E = '1') then

case A is

when "0000" => D <= "1111111111111110";

when "0001" => D <= "1111111111111101";

when "0010" => D <= "1111111111111011";

when "0011" => D <= "1111111111110111";

when "0100" => D <= "1111111111101111";

when "0101" => D <= "1111111111011111";

when "0110" => D <= "1111111110111111";

when "0111" => D <= "1111111101111111";

when "1000" => D <= "1111111011111111";

when "1001" => D <= "1111110111111111";

when "1010" => D <= "1111101111111111";

when "1011" => D <= "1111011111111111";

when "1100" => D <= "1110111111111111";

when "1101" => D <= "1101111111111111";

when "1110" => D <= "1011111111111111";

when "1111" => D <= "0111111111111111";

when others => D <= "1111111111111111";

end case;

endif;

endprocess;

Условно-графическое изображение в XilinxISEпредставлена на рис.13. Временная диаграммы работы на рис.14.



Рис.15 - Условно-графическое изображение дешифратор.

Рис.16 - Временная диаграмма работы дешифратора.

Используя совокупность выбранных элементов, собранных в единую схему в XilinxISE, удалось получить ее временные диаграммы работы. Она представлена на рис.16.

Рис.16 - Временная диаграмма работы всего устройства.

2.2 Выбор микросхемы ПЛИС

Компания Xilinx является ведущим производителем микросхем программируемой логики - доля Xilinx на мировом рынке ПЛИС составляет, по данным самой компании, 51%. Поэтому неудивительно, что она производит широкий ряд ПЛИС различного назначения и степени сложности.

Все ПЛИС можно разделить на две основные группы - FPGA и CPLD. Основным их отличием друг от друга является порядок их загрузки - при включении FPGA загружает прошивку из подключенной к ней микросхемы памяти, в то время как CPLD хранит прошивку внутри себя самой. Кроме того, обычно FPGA являются более сложными, и содержат на кристалле готовые модули ФАПЧ, счетчиков и других широко применяемых устройств, в то время как CPLD обычно более просты и, соответственно, дешевы.

Для реализации рассматриваемого устройства однозначным решением является выбор микросхемы типа CPLD, так как их номенклатура начинается от самых маленьких и дешевых чипов.

Исходя из отчета, сгенерированного Xilinx ISE, разработанная схема занимает 26 логических ячеек. В таком случае оптимальным является выбор микросхемы XC9536-10PC44, обладающей следующими характеристиками:

- 36 логических ячеек с 800 программируемыми логическими связями

- 34 вывода, доступных для программирования;

- рабочее напряжение 5 В;

2.3 Уровни реализации структуры ПЛИС

ПЛИС семейства CLPD состоят из множества макроячеек, количество которых различно в зависимости от конкретной микросхемы. В типовой состав макроячейки входит D-триггер, набор логических элементов и т.н. LUT - LookUpTable - ячейка памяти, в которой хранится конфигурация макроячейки.

Таким образом, можно рассматривать 3 уровня реализации проекта в ПЛИС:

1. Устройство в целом - на рис. 17.

Рис.17 - устройство в целом.



2. Устройство рассматривается как логически связанная совокупность сложных компонентов, таких как дешифраторы, счетчики, мультиплексоры, компараторы и т.д. В этом виде устройство представляется своей принципиальной схемой. Рассматриваемое устройство в таком представлении показано на рис. 18.



3. Рассматривается реализация отдельного компонента с помощью логических элементов ПЛИС. Например, на рис. 19 показана внутренняя структура счетчикаDD22.



2.4 Назначение выводов ПЛИС

Одним из завершающих этапов проектирования устройства на базе ПЛИС, который предшествует этапу генерации файла «прошивки» и программирования ПЛИС, является этап назначения соответствия входов/выходов реализованной схемы к выводам микросхемы ПЛИС. Это производится с помощью инструмента Xilinx PACE.

Микросхема XC9536-10VQ44 имеет ряд выводов, использование которых в качестве выводов общего назначения невозможно или не рекомендуется. К ним относятся выводы интерфейса JTAG, выводы питания, а также выводы GCK, GTS и GSR. Последние 3 типа выводов могут быть использованы в качестве выводов общего назначения, но при необходимости реализации функций общего сброса или общей предустановки или общего тактирования рекомендуется назначать соответствующие входы именно на них.

Расчет использования ресурсов ПЛИС показывает следующие значения:

Macrocells Used: 26/36 (73%)

Pterms Used Registers: 46/180 (26%)

Used Pins: 10/36 (28%)

Used Function Block: 17/34 (50%)

InputsUsed: 18/72 (25%)

Таблица 1 - Назначение выводов ПЛИС сигналам схемы.

C1	5	D9	20
D0	44	D10	43
D1	25	D11	38
D2	24	D12	36
D3	3	D13	34
D4	4	D14	29
D5	8	D15	27
D6	11
D7	13
D8	18

2.5 Расчет энергопотребления с помощью утилиты xPower

Во время разработки нового устройства часто необходимо также решать задачу расчета потребляемой мощности. Для этого в Xilinx ISE встроен модуль XPower, позволяющий оценить потребление ПЛИС исходя из различных параметров, таких как напряжение питания ПЛИС, используемый чип, количество используемых выводов и тактовая частота.

XPower может работать не со всеми чипами, выпускаемыми Xilinx. Он поддерживает ПЛИС FPGA начиная от Spartan 2 до 7 серии FPGA, таких как Virtex-7, Kintex-7, Artix-7.

Ниже показан расчет потребления спроектированной схемы в ПЛИС XC2S15 серии Spartan 2 и в ПЛИС XC4VLX15 серии Virtex 4.

spartan 2

Power summary: I(mA) P(mW)

----------------------------------------------------------------

Total estimated power consumption: 273

---

Vccint 2.50V: 1 3

Vcco33 3.30V: 82 271

---

Clocks: 0 0

Inputs: 0 0

Logic: 0 0

Outputs:

Vcco33 80 264

Signals: 0 0

---

Quiescent Vccint 2.50V: 1 3

Quiescent Vcco33 3.30V: 2 7

Thermal summary:

----------------------------------------------------------------

Estimated junction temperature: 34C

Ambient temp: 25C

Case temp: 34C

Theta J-A: 34C/W

Analysis completed: Tue Dec 18 18:03:46 2012

----------------------------------------------------------------

battery capacity (mA Hours) 1200

Battery life(Hours) 14.44

vertex4

Power summary: I(mA) P(mW)

----------------------------------------------------------------

Total estimated power consumption: 1057

---

Vccint 2.50V: 346 864

Vccaux 2.50V: 77 193

Vcco25 2.50V: 0 0

---

Clocks: 0 0

Inputs: 0 0

Logic: 0 0

Outputs:

Vcco25 0 0

Signals: 0 0

---

Quiescent Vccint 2.50V: 346 864

Quiescent Vccaux 2.50V: 77 193

Thermal summary:

----------------------------------------------------------------

Estimated junction temperature: 61C

Ambient temp: 25C

Case temp: 60C

Theta J-A range: 34 - 18C/W

Analysis completed: Tue Dec 18 18:08:58 2012

battery capacity (mA Hours) 1200

Battery life(Hours) 2.84



Заключение

ПЛИС является мощным и гибким инструментом создания быстрых и экономичных логических схем. Одна ПЛИС может заменить целый набор микросхем дискретной логики, потребляя при этом меньше энергии, плюс к этому имеется возможность изменения функций устройства не меняя чип. В этом смысле с ПЛИС могут конкурировать микроконтроллеры, но их сфера применения несколько отличается: если основным достоинством ПЛИС является возможность реализации параллельных процессов и высокие рабочие частоты, то микроконтроллеры позволяют реализовывать сложные алгоритмы. Перспективным направлением является совместное использование ПЛИС и МК в одном устройстве, позволяющее сочетать сильные стороны обеих технологий.

В данном курсовом проекте был рассмотрен процесс переноса имеющейся принципиальной схемы на ПЛИС, рассмотрены этапы разработки устройства на ПЛИС в САПР Xilinx ISE и создание принципиальной схемы готового устройства.



Список литературы

1. XC9536 In-System Programmable CPLD datasheet http://www.xilinx.com/support/documentation/data_sheets/ds064.pdf.

2. Справочник ТТЛ и КМОП микросхем. http://www.inp.nsk.su.

Размещено на Allbest.ru