Размещено на http://www.allbest.ru/

ЛАБОРАТОРНАЯ РАБОТА № 14.

Исследование схемы JK- триггера

Исследование схемы JK- триггера

Цель работы: изучение принципов работы интегральных триггерных схем.

ТРИГГЕРНЫЕ СХЕМЫ

Логические схемы с несколькими логическими переменными на входах, в которых имеются два устойчивых состояния и два выхода, при этом на одном выходе схемы снимается высокий потенциал («1», Q), а на другом - его инверсия («0», Q), называется триггерами. Выходные сигналы в триггерах зависят не только от входных управляющих переменных, но и от значений выходных переменных в предыдущем интервале времени. В интервале между входными управляющими логическими сигналами состояние триггера не меняется, он «помнит» набор предыдущих логических переменных, на выходах сохраняются соответствующие потенциалы (бистабильная ячейка, БЯ). Изменить состояние триггера и, значит, величины потенциалов на выходах, возможно только под действием определенного набора входных логических переменных и значений выходных переменных в предыдущем интервале работы схемы.

Поскольку для переустановки триггера в конечном диапазоне времени необходима некоторая последовательность управляющих сигналов при наличии на выходах конкретного логического состояния, триггерные схемы относятся к классу последовательностных логических схем. Способность триггеров под действием определенного набора входных логических переменных «запоминать» состояние на выходе в течение неограниченного времени (без отключения питания) позволяют использовать их в качестве элементов памяти.

Переключение триггеров под действием запускающего сигнала происходит скачкообразно, лавинообразно, формируется выходной сигнал с крутыми фронтами, поэтому их часто называют защелками (latch), спусковыми устройствами.

В общем случае триггерное устройство состоит из входной комбинационной логической схемы, формирующей команду управления триггером, и собственно триггерный элемент памяти.

Простейший триггер можно реализовать на усилителях, охваченных положительной обратной связью (ПОС), например, на элементах И-НЕ или ИЛИ-НЕ, у которых, в соответствии с передаточной характеристикой, выполняются функции усиления и инверсии. На рис. 1. показаны обобщенный триггерный элемент (а), реализация бистабильной ячейки на усилителях-инверторах (б), схемы ячейки памяти (простейшие триггеры) на элементах 2И-НЕ (в) и 2ИЛИ-НЕ (г).

Выходные переменные принято обозначать буквами Q иQ, можно записать постулат триггера [1]:

Q = 1, Q = 0,

Q = 0, Q = 1.

Входные логические переменные (в общем случае х_i) обозначаются следующими символами:

S (set) - установка триггера (Q=1),

R (reset) - сброс триггера (Q=0),

J (jet) - вход установки универсального триггера (Q=1),

K (key cancel) - вход сброса универсального триггера (Q=0),

D (data) информационный вход, данные,

T (takt) - счетный вход,

C (clock) - управляющий тактовый сигнал, синхросигнал,

Pr (precharge) - сигнал выборки, предзаряда, активизации триггера,

Cl (cleare) - сброс, очистка, стирание, установка в «0»-состояние,

V - сигнал блокирования работы триггера, сохранение ранее записанной информации.



Триггер считается установленным (в состояние «1»), если Q = 1, Q = 0.

Триггер считается сброшенным (в состояние «0»), если Q = 0,Q = 1.

Комбинация возможных сочетаний входных логических переменных и выходных значений функции лежит в основе классификации типов триггеров по реализуемой логической функции. Некоторые сочетания переключающих сигналов и выходных состояний из всех возможных переборов (для конечного числа входов) никогда не используются, а некоторые применяются очень широко.

Наиболее широко применяются в микроэлектронике триггеры RS-, RST(С)-, JK-, JKT- T-, VT-, D-, DC(Т)-, DV- типов.

Различают асинхронные и синхронные триггеры.

Асинхронные триггеры переключаются при изменении сигналов на информационных входах.

Синхронные триггеры переключаются только под действием определенного активизирующего синхронизирующего сигнала (тактового сигнала, синхроимпульса, синхросигнала и т.д.).

Синхронизируемые триггеры могут быть:

· статическими, они меняют состояние под действием либо высокого («1»), либо низкого («0») уровня синхросигнала. В течение разрешающего значения одного синхросигнала триггер может переключаться несколько раз под действием информационных сигналов в соответствии с логической функцией.

· динамическими, они переключаются при поступлении положительного (фронт) или отрицательного (срез) перепада синхронизирующего напряжения. За время действия одного синхроимпульса триггер может переключиться только один раз.

Частота работы асинхронного триггера определяется только собственными задержками в логических элементах, на которых реализован данный триггер. Частота изменения входных сигналов определяется временем завершения процесса переключения на выходах триггера.

Частота работы синхронного триггера определяется частотой синхросигнала. Суммарные задержки логических элементов, на которых реализован триггер, должны обеспечить возможность реализации логической функции за время действия одного синхросигнала.

Работу конкретного триггера определяет логическая функция (характеристическое уравнение) или таблица состояний (переходов).

Входы триггера могут быть прямыми или инверсными, то есть действующий переключающий сигнал может быть высоким («1») или низким («0»). Чаще всего это связано с элементной базой, в которой реализован триггер: для элемента ИЛИ-НЕ сигнал 0 является пассивным, его появление не изменяет состояние триггера, а сигнал 1 - это активный сигнал, при его появлении на выходе триггера будет состояние 0. На схеме рис.1,в показан простейший триггер на ИЛИ-НЕ элементах. Входу S поставлен в соответствие выход Q. Для элементов И-НЕ сигнал 0 будет активным, так как при его появлении на входе элемента, на выходе появится 1, триггер переключается (рис.1,в).

Базовая триггерная ячейка RS- типа, показанная на рис 1,в,г, имеет вход S установки в 1 и вход R установки в 0. Сочетание значений входных переменных S = 1, R = 1 запрещено, поскольку на обоих выходах должны установиться логические 0 и после окончания действия входных сигналов состояние триггера будет неопределенным: в схеме с глубокой ПОС одинаковые состояния невозможны, а в какую сторону перебросится триггер - не известно.

Опишем работу RS- триггера при помощи логической функции и таблицы истинности:

Q_n+1 = S + Q_nR.

Для схемы с инверсными информационными входами:

Q_n+1 =S + Q_nR.

В таблице истинности (таблице переходов) демонстрируется, как исходное состояние Q_n триггера (n- ный такт работы) под действием входных переменных меняется на Q_n+1 состояние в (n+1)- такте работы в соответствии с логической функцией.

Таблица 1. Таблица состояний RS- триггера.

Таблица переходов RS-триггера
Qn	S	R	Qn+1
0	0	0	0
0	0	1	0
0	1	0	1
0	1	1	Неопределенность
1	0	0	1
1	0	1	0
1	1	0	1
1	1	1	Неопределенность

Составим карту Карно для RS- триггера.

На рис.2 показана идеализированная тактовая диаграмма работы рассмотренного асинхронного RS- триггера с прямыми входами (ИЛИ-НЕ базовые элементы).

На рис.3 представлены виды условных обозначений RS- триггеров.

RS- и RSТ- триггеры редко используют в качестве отдельного схемного узла из-за наличия неопределенных состояний на выходах схемы при одновременных единицах на управляющих входах, но они являются базовыми элементами для построения других типов триггеров

На рис. 4, 5, 6, 7 показаны структурные схемы наиболее распространенных типов триггерных схем: D- триггер, DV- триггер, Т- триггер, JK- триггер соответственно.

интеграл триггер логическая схема

JK-триггер.

На рис.7 показано обозначение схемы JK- триггера и простейшая структурная схема этого элемента. Показан вариант синхронизируемой схемы со статическим управлением (уровнем синхросигнала). Широкое применение схемы JK- триггера обусловлено тем, что в его работе нет запрещенных состояний на входах: таблица состояний показана в табл.2.

В рассматриваемой схеме J- сигнал установки, K- сигнал сброса триггера. При поступлении на оба информационных входа единичных сигналов состояние на выходах инвертируется, т.е. триггер работает как счетный (Т-типа).

Табл.2. Полная таблица переходов (состояний) в JK- триггере.

J	K	Qn	Qn+1
0	0	0	0
0	0	1	1
0	1	0	0
0	1	1	0
1	0	0	1
1	0	1	1
1	1	0	1
1	1	1	0

На основе JK- триггера можно построить основные типы триггеров (рис.8), поэтому он называется универсальным.

Триггеры с динамическим управлением характеризуются более устойчивой работой, потому что переключаются только в промежуток времени фронта или среза синхросигнала. Чаще всего динамические триггеры стоят либо по схеме трех триггеров, работающие по фронту, либо по схеме «M-S» (Master - Slave): основной - вспомогательный, ведущий - ведомый.

Входной каскад динамического триггера (трехтриггерного или «по фронту») состоит из входного синхронного триггера, на который поступают управляющие сигналы, и двух асинхронных триггеров (коммутирующие бистабильные ячейки, БЯ), в которых запоминаются сигналы, действовавшие на входе в момент изменения синхросигнала. На рис.9 показана структурная схема динамического JK- триггера с переключением по фронту.



Триггеры «М-S»-типа нашли широкое применение в схемотехнике ЦИС, по такой схеме строятся многотактные триггерные устройства. Основной триггер (М) принимает информацию, вспомогательный - (S) - фиксирует состояние на выходе. Основной и вспомогательный триггеры могут быть однотипными или разнотипными. На рис.10 показана схема JK- триггера MS-типа, управляемая срезом синхросигнала. Для того, чтобы схема управлялась фронтом тактового сигнала, необходимо инвертировать синхросигнал, соответствующие обозначения сигнала С показаны в скобках. При необходимости вместо инверсии тактового сигнала можно подать второй тактовый сигнал.



В работе триггерных схем возникают критические последовательности входных сигналов, приводящие к неоднозначности или неустойчивости состояний на выходах. Чаще всего это последовательности сигналов SR = 1100 для дизъюнктивных БЯ и SR = 0011 для конъюнктивных БЯ. Рекомендуется избегать таких сочетаний переменных в соответствующих триггерах.

Еще одна особенность работы триггерных схем связана с возможностью появления состязаний. Состязанием называется эффект неодновременного изменения управляющих сигналов на входах триггера или внутренней БЯ, связано это с различными задержками распространения сигналов в элементах и узлах устройства. В том случае, когда разность времени изменения управляющих сигналов превышает время переключения БЯ, возможно ее переключение в некоторое промежуточное состояние, не предусмотренное логической функцией. Лучший способ устранения состязаний - введение запрещения на изменение некоторой входной переменной в течение определенного промежутка времени. Такие меры ведут к снижению тактовой частоты устройства, но обеспечивают его устойчивую работу.

ДОМАШНЕЕ ЗАДАНИЕ

Изучить описание работы триггерных схем.

Определить вариант индивидуального задания (табл.4).

Pассчитать величину периода тактового сигнала Т = 1/f.

Подготовить входные файлы для моделирования работы заданной по варианту электрической схемы триггера по программе SPICE в соответствии с данными варианта.

ЗАДАНИЕ НА ЛАБОРАТОРНУЮ РАБОТУ №14.

Провести моделирование работы заданной триггерной схемы на базе универсального JK- триггера.

Для указанного варианта подготовить файл входной информации моделирования работы схемы на ЭВМ при помощи программы SPICE.

Провести расчеты переходных процессов в заданной триггерной схеме на двух частотах для заданной величины нагрузочной емкости.

Определить величины времен задержки, фронта и среза во всех вариантах работы схемы. Полученные данные внести в таблицу вида Табл. 3.

При наличии в тактовой диаграмме явлений состязаний сигналов, определить наборы входных переменных, вызвавших состязание, определить суммарную задержку распространения сигналов по различным плечам триггерной схемы.

Табл.3. Обработка данных расчета переходных процессов.

№ вари- анта расчета	Частота синхро-сигнала С, МГц, (период Т, нс)	Длительность фронтов управляющих сигналов, tфр , tср, нс	Нагру-зочная емкость, Сн	Времена задержки выходного сигнала, tзд10 /tзд01, нс	Времена фронтов выходного сигнала, tср10 /tфр01, нс

Таблица 4. Варианты индивидуальных заданий

№ вари-анта	Схема триггера	Частота синхросигнала f, МГц	Длительность фронтов управляющих сигналов, tфр , tср, нс	Нагрузочная емкость, Сн, пФ.
1	RS-	10, 50	1, 4	0,05
2	D-	20, 40	2, 4	0,1
3	T-	30, 60	1, 3	2
4	T-	40, 50	2, 4	0,3
5	JK-, управляемый срезом	50, 25	1, 5	0,5
6	JK-, управляемый фронтом	8, 40	2, 0,5	1
7	DV-	10, 50	1, 3	0.2

ПОРЯДОК ВЫПОЛНЕНИЯ РАБОТЫ.

1. Разработать электрическую схему, реализующую заданную в варианте функцию.

2. Подготовить файл входной информации для моделирования работы схемы в PSPICE.

3. Провести расчет переходных процессов в схеме при помощи PSPICE для двух значений тактовой частоты.

4. Обработать данные машинного эксперимента, заполнить таблицу вида Табл.3.

Исходные данные для расчета: U_ИП = 5 В, U_порn = 0.8 В, U_порр = -1 В. = 1 мкм. Параметры моделей транзисторов (LEVEL=3 можно взять из таблиц №3 или №4 во вводном разделе в лабораторном практикуме по схемотехнике аналоговых и цифровых ИС под редакцией В.И.Суэтинова (М., МИЭТ, 1994).

5. Оформить отчет.

ТРЕБОВАНИЯ К ОТЧЕТУ

Отчет должен содержать:

Название работы.

Краткие сведения о принципе работы триггерных схем, структурную схему универсального триггера.

Вариант задания, логическую функцию, выполняемую схемой, таблицу истинности функции, электрическую схему триггера.

Распечатку файла входной информации для PSPICE.

6. Распечатку переходного процесса в схеме с расчетом времени задержки сигнала для двух значений тактовой частоты и двух значений длительностей фронтов управляющих сигналов (4 варианта переборов).

Результаты обработки компьютерных расчетов в таблице вида Табл.3.

КОНТРОЛЬНЫЕ ВОПРОСЫ

Почему триггерные схемы могут служить элементами памяти?

В чем отличие асинхронных и синхронных триггеров?

Как работают статические триггеры?

Принцип работы динамических триггеров.

RS- триггер, логическая функция, схема реализации.

D- триггер, логическая функция, схема реализации.

T- триггер, логическая функция, схема реализации.

JK- триггер, логическая функция, схема реализации.

Как из JK- триггера построить D- триггер?

Как из JK- триггера построить T- триггер?

Как определить быстродействие триггера?

Что ограничивает быстродействие асинхронного или синхронного триггера?

Что такое состязания, как их устранить?

РЕКОМЕНДУЕМАЯ ЛИТЕРАТУРА

Алексенко А.Г., Шагурин И.И. Микросхемотехника. М., «Радио и связь», 1982.

Браммер Ю.А., Пащук И.Н. Импульсные и цифровые устройства. М. «Высшая школа»,1999.

Опадчий Ю.Ф., Глудкин О.П., Гуров А.И. Аналоговая и цифровая электроника. М., «Горячая линия-Телеком», 1999.

Букреев И.Н., Мансуров Б.М., Горячев В.И. Микроэлектронные схемы цифровых устройств. М., «Сов. Радио», 1975.

Мурога С.Г. Системное проектирование СБИС., ч.1, 2. М.: Мир, 1985 г.

ПРИЛОЖЕНИЕ

При моделировании схемы триггера при помощи программы SPICE можно воспользоваться вариантом с введением в файл подсхемы основного логического элемента. Таким элементом может быть вентиль 2И-НЕ. Можно использовать вариант с двумя типами подсхем, либо все виды логических элементов в заданной схеме формировать на базе одного вентиля (рис.П.1):

При таком подходе к выбору элемента подсхемы необходимо иметь в виду, что преобразованные логические элементы будут существенно отличаться величинами удельных крутизн транзисторов.

Для структурной схемы jk- триггера (рис.П.2) далее показан пример файла входной информации для моделирования работы схемы и обобщенный пример введения в расчет подсхемы базового логического элемента.



ОПРЕДЕЛЕНИЕ ЛОГИЧЕСКОГО ЭЛЕМЕНТА КАК ПОДСХЕМЫ

.subckt com 1 2 3 4

* vpow A B Y

m1 4 3 1 1 mod2

m2 4 2 1 1 mod2

m3 4 2 5 0 mod1

m4 5 3 0 0 mod1

r1 5 0 10meg

.model mod1 nmos(vto=1 kp=45e-6 tox=20e-9 …)

.model mod2 pmos(vto=-1 kp=30e-6 tox=20e-9 …)

.ends

*

* СХЕМА ТРИГГЕРА

*

*

x1 1 4 2 5 com

x2 1 2 3 6 com

x3 1 5 7 8 com

…..

* НАГРУЗОЧНЫЕ КОНДЕНСАТОРЫ НА ВЫХОДЕ

c1 3 0 0,5pf

c2 4 0 0.5pf

*

* ИСТОЧНИКИ НАПРЯЖЕНИЯ

*

vpow 1 0 dc 5

vin 2 0 pulse(0 5 5ns 5ns 5ns 70ns 180ns)

*

.temp 20

.probe

.tran 2n 400n

.end

Размещено на Allbest.ru