Контрольная работа

по курсу «Автоматизированные системы контроля и управления

радиоэлектронными системами»

СТРУКТУРА И ПРИНЦИПЫ РАБОТЫ

НЕЙРОПРОЦЕССОРА NM6403

NM6403 представляет собой высокопроизводительный микропроцессор со статической суперскалярной архитектурой. В его состав входят устройства управления, вычисления адреса и обработки скаляров, а также узел поддержки операций над векторами с элементами переменной разрядности. Кроме того, имеются два идентичных программируемых интерфейса для работы с внешней памятью различного типа, а также два коммуникационных порта, аппаратно совместимых с портами ЦПС TMS320C4x, для возможности построения многопроцессорных систем.

Внешний интерфейс процессора NM6403 изображен на рисунке 1.

Рисунок 1 - Внешний интерфейс процессора NM6403

Основные характеристики нейропроцессора

· тактовая частота - 50 МГц (длительность процессорного такта - 20 нс);

· число эквивалентных вентилей - 115.000;

· технология 0,5 мкм;

· корпус 256BGA;

· напряжение питания от 3,0 В до 3,6 В;

· адресное пространство - 16 Гбайт;

· формат скалярных и векторных данных:

§ 32-разрядные скалярные данные;

§ вектора с элементами переменной разрядности от 1 до 64, упакованные в 64-разрядные блоки данных;

· аппаратная поддержка операций умножения вектора на матрицу или матрицы на матрицу;

· аппаратная реализация функции насыщения с программируемым порогом насыщения;

· два устройства генерации адресов данных;

· регистры:

§ восемь 32-разрядных регистров общего назначения;

§ восемь 32-разрядных адресных регистров;

§ три блока внутренней памяти по 32х64 бит;

§ специальные регистры управления и состояния;

· команды нейропроцессора 32- и 64-разрядные (одна команда обычно задает две операции);

· два 64-разрядных программируемых интерфейса для работы с любым типом внешней памяти. Каждый интерфейс поддерживает обмен с двумя банками памяти разного типа (статическая и динамическая память);

· два скоростных байтовых коммуникационных порта ввода/вывода, аппаратно совместимых с портами TMS320C4x.

Применение

· акселераторы для PC и рабочих станций:

§ эмуляция нейронных сетей;

§ сигнальная обработка;

§ аппаратная поддержка векторно-матричных операций;

· основной блок для построения больших суперпараллельных вычислительных систем и реализации нейросетевых технологий.

Производительность

· скалярные операции:

§ 50 MIPS;

§ 200 MOPS для 32-разрядных данных;

· векторные операции:

§ 1.200.000.000 умножений и сложений в секунду (при перемножении матриц с 8-разрядными элементами);

· внешний интерфейс:

§ пропускная способность каждого 64-разрядного интерфейса с внешней памятью - до 400 Мбайт/с;

§ темп обмена по каждому коммуникационному порту ввода/вывода - до 20 Мбайт/с

Основные узлы и шины нейропроцессора

Нейропроцессор предназначен для обработки 32-разрядных скалярных данных и данных программируемой разрядности, упакованных в 64-разрядные слова (вектора упакованных данных). Структурная схема нейропроцессора представлена на рисунке 2.

Рисунок 2 - Общая структура нейропроцессора

Основными узлами неропроцессора являются:

- RISC CORE - центральный процессорный узел, предназначенный для выполнения операций сдвига и арифметико-логических операций над 32-разрядными скалярными данными, формирования 32-разрядных адресов команд и данных при обращениях к внешней памяти и выполнении всех основных функций по управлению рабой нейропроцессора.

- VCP - векторный сопроцессор, предназначенный для выполнения арифметических и логических операций над 64-разрядными векторам данных программируемой разрядности.

- LMI и GMI - два одинаковых блока программируемого интерфейса с локальной и глобальной 64-разрядными внешними шинам, к каждой из которых может быть подключена внешняя память, содержащая до 231 32-разрядных ячеек. Обмен данными ч внешней памятью может осуществляться как
32-разрядными, так и 64-разрядными словами. В последнем случае нейропроцессор одновременно выбирает две соседних ячейки памяти. Адресация внешней памяти осуществляется страничным способом, при котором на одну и ту же внешнюю 15-разрядную адресную шину в режиме разделения времени выдаются как младшие, так и старшие разряды адреса. Причем старшие разряды адреса выдаются только при переходе к выборке новой страницы памяти. Каждый блок программируемого интерфейса обеспечивает эффективную работу нейропроцессора с двумя банками внешней памяти различного объема, различного типа и различного быстродействия без использования дополнительного оборудования. В данных блоках предусмотрена аппаратная поддержка режима разделяемой памяти для различных мультипроцессорных конфигураций внешних шин.

- CP0 и CP1 - два идентичных коммуникационных порта, каждый из которых обеспечивает обмен информацией по двунаправленному байтовому линку между нейропроцессором его абонентом, предназначен для построения высокопроизводительных мультипроцессорных систем на основе нейропроцессоров и полностью совместим с коммуникационным портом сигнального процессора TS320C4x фирмы Texas Instruments. Каждый коммуникационный порт имеет встроенный контроллер ПДП, позволяющий обмениваться 64-разрядными данными с внешней памятью, подключенной к локальной и (или) глобальной внешним шинам.

Нейропроцессор имеет пять внутренних шин, через которые осуществляется обмен информацией между его основными узлами.

Как уже отмечалось, процессор NM6403 имеет интерфейс с глобальной шиной, который имеет 88 выводов, в том числе 64-разрядную шину данных и шину адреса до 19 разрядов с возможностью выдачи по ней 30-разрядного адреса в мультиплексном режиме. Функциональное описание сигналов интерфейса с памятью дано в таблице 1.

Таблица 1 - Внешние выводы процессора NM6403, подключаемые к глобальной шине

Функциональный состав внешней шины в момент работы со статической памятью в многопроцессорном режиме показан на рисунке 3.

Рисунок 3 - Функциональный состав внешней шины в момент работы со статической памятью SRAM или Flash ROM в многопроцессорном режиме

Временные диаграммы циклов обращения к памяти характеризуются функциональным составом внешних сигналов интерфейса, последовательностью их переключений и временными параметрами.

Циклы адресации памяти включают от 1 до 5 фаз. Типы этих фаз и их программируемые длительности приведены в таблице 2.

Таблица 2 - Программируемые динамические параметры интерфейса в циклах адресации памяти

Примечания:

1) Т - длительность процессорного такта;

2) Фаза CP является опцией. Если ее длительность TCP задана равной 0, то данная фаза не будет встречаться ни в одном из циклов адресации памяти;

3) Длительности фаз PAGE и RP в циклах адресации SRAM не программируются пользователем и всегда равны одному процессорному такту.

Для иллюстрации последовательности переключений внешних сигналов интерфейса в каждой фазе циклов обращения к SRAM на рисунках 4, 5 приведены временные диаграммы циклов обращения к новой странице банка 0. Циклы обращения к новой странице памяти выбраны по той причине, что каждый из них включает в себя максимально возможное количество фаз. Обращение к банку 0 в данных циклах выбрано в качестве примера. Оно отличается от обращения к банку 1 только поведением сигналов CS0 и CS1.

Рисунок 4 - Временные диаграммы синхронного цикла чтения из банка 0 с полной адресацией SRAM

Рисунок 5 - Временные диаграммы синхронного цикла записи в банк 0 с полной адресацией SRAM

Для формирования сигналов, например таких как:

- управления передатчиком;

- управления антенным коммутатором;

- управления несущей частотой приемника;

- управления чувствительностью видеоусилителя;

- аналоговых и цифровых сигналов телеметрии и т.д.

необходимо составить функциональную схему, которая позволит описать работу некоторого устройства.

Для согласования устройства управления с процессором NM6403 необходим соответствующий узел, который будет связан с глобальной шиной процессора с одной стороны и внешними устройствами, которые необходимо связать с процессором.

Для формирования аналоговых сигналов требуется узел управления ЦАП, который будет связан с одной стороны с процессором NM6403, а с другой - будет формировать аналоговые напряжения.

Для ввода в микропроцессор и вывода из него отдельных сигналов необходим соответствующий узел.

Для того чтобы произвести запись сигнала в память в функциональную схему устройства должны быть включены следующие узлы. Коммутатор входного сигнала, предназначенный для коммутации входного сигнала от различных источников. Входной усилитель, необходимый для согласования амплитуд выходного сигнала источника и входного сигнала АЦП. Непосредственно сам АЦП. Узел для формирования управляющих сигналов АЦП. Устройство компоновки данных и, наконец, узел, отвечающий за запись данных в память.

Для управления временем записи сигнала в память требуется предусмотреть соответствующий узел.

Также необходимы узлы переключателя адреса и синхронизации адресов памяти с данными, записываемыми в память.

Для обеспечения быстродействия системы и устранения времен ожиданий окончания оцифровки сигнала построим ОЗУ сигнала в виде двух независимых банков, каждый из которых имеет объем 1 Мбайт. Эти банки должны коммутироваться между интерфейсом NM6403 и интерфейсом записи входного сигнала. Узлы записи входного сигнала в память должны работать синхронно с сигналом 37,5 МГц, что обеспечит необходимую частоту дискретизации.

Для формирования сигналов управления передатчиком и антенным коммутатором в схеме должны присутствовать следующие узлы. Блок вобуляции отвечает за количество излученных импульсов и за грубое расстояние между импульсами (содержит счетчик импульсов). Блок формирует признак излучения (флаг излучения). Следующим является блок, который отвечает за точное расстояние между излученными импульсами - блок нониусного сдвига. Узел - сетка сигнала, характеризует временное расположение сигнала и их временные характеристики (длительности сигналов). И еще один блок - модуль АК, который формирует сигналы управления антенным коммутатором.

Также в схеме должен быть предусмотрен блок управления ФАПЧ, который отвечает за управление ФАПЧ для создания сетки частот 37,5 МГц.

Таким образом, функциональная схема должна содержать следующие узлы:

Ч интерфейс 6403;

Ч ЦАП;

Ч блок управления ЦАП;

Ч буферный усилитель;

Ч последовательные каналы;

Ч коммутатор;

Ч входной усилитель;

Ч АЦП;

Ч блок управления АЦП;

Ч узел компоновки данных;

Ч узел записи в память;

Ч счетчик адреса АЦП;

Ч переключатель;

Ч память (RAM);

Ч блок вобуляции;

Ч блок нониусного сдвига;

Ч сетка сигнала;

Ч модуль АК

Ч ФАПЧ;

Ч блок управления ФАПЧ.

Для того чтобы процессор NM6403 имел возможность обмениваться информацией с внешними устройствами необходимо, чтобы все узлы в устройстве управления были связаны друг с другом определенным образом.

Для связи процессора NM6403 с памятью (RAM) требуется соединение между собой блока переключателя данных и интерфейса процессора NM6403. Причем связь между ними должна быть двунаправленная для осуществления операций чтения и записи в память. Процессор NM6403 работает с 32-разрядными адресами и при значении старшего бита вычисленного адреса, равном 1, обращение идет к глобальной шине. К этой шине можно подключать два банка памяти: банк 0 и банк 1. Нулевой банк глобальной шины связан с ОЗУ сигнала. В первом банке глобальной шины находятся конечные регистры внешних устройств, в том числе ОЗУ вобуляции, регистры управления излучением, нониусом, антенным коммутатором, регистр телеметрируемых сигналов, регистр кода частоты, счетчик излучения, счетчик ОЗУ, регистр старта излучения, счетчики АЦП, регистры АР, АРУ, ТМ_Н.

Для обеспечения записи видеосигнала в ОЗУ сигнала, необходимо следующее соединение узлов, отвечающих за прием. Из приемника сигналы поступают на вход коммутатора входных сигналов. Затем аналоговый сигнал попадает на входной усилитель, который соединен с входом АЦП. Выход АЦП связан с устройством синхронизации и узлом компоновки данных. С выхода узла компоновки данных 16-ти разрядная шина поступает на узел, отвечающий за запись данных в память. Затем информация попадает на переключатель и непосредственно в память (RAM). Также на переключатель поступает информация с счетчика адреса для управления временем записи видеосигнала в память.

Для формирования пакета излучения необходимо заполнить ОЗУ вобуляции, в котором закладывается период импульсов излучения, а также записать счетчик излучения, в котором содержится информация о числе излучаемых импульсов. Выход ОЗУ вобуляции соединен со счетчиком вобуляции, который работает в непрерывном режиме и отсчитывает время между соседними импульсами. Далее выход счетчика вобуляции поступает на блок нониусного сдвига. На этот блок также поступает информация о времени сдвига с двух частей: первая поступает с блока интерфейса процессора, а вторая - с выхода счетчика импульсов излучения. Эта информация необходима для формирования двух режимов излучения. Первый режим излучения с постоянным нониусным сдвигом и второй режим с переменным нониусным сдвигом. Информация о режиме также поступает с блока интерфейса процессора для выбора режима. С выхода блока нониусного сдвига сигнал поступает на вход узла сетки сигнала. В данном блоке формируется набор сигналов с шагом 12,5 нс и длительностью 712,5 нс, что позволяет сформировать сигналы управления излучением и коммутации антенн в широком диапазоне длительностей и временных сдвигов относительно друг друга. Также на блок сетки сигналов поступает информация о длительности излучаемых сигналов. С выхода этого блока сигналы поступают на блок АК (антенного коммутатора), где формируется логика для переключения антенн. Также на блок антенного коммутатора поступает информация с блока интерфейса процессора, которая определяет режимы работы.

На блок управления ЦАП информация о напряжениях поступает с блока интерфейса процессора, которая преобразуется в аналоговый вид.

Блок управления ФАПЧ является независимым и автономным. Для его работы необходимы две внешние частоты. Частота кварцевого резонатора 80 МГЦ и частота с управляемого генератора, которая поддерживается, как 37,5 МГц. Далее частота 37,5 МГц используется для приема отраженного сигнала.