Разработка функциональной электрической схемы устройства управления с жёсткой логикой

32

Содержание

Введение

1. Описание принципа работы структурной электрической схемы устройства

2. Теоретическое обоснование и логическое проектирование узлов устройства

2.1 Теоретическое обоснование

2.2 Разработка логической схемы дешифратора в базисе И, ИЛИ, НЕ

2.3 Разработка логической схемы недвоичного счетчика на JK-триггерах с коэффициентом пересчета Кс=14

3. Анализ и выбор элементной базы

4. Разработка и описание принципиальной электрической схемы устройства

5. Расчет быстродействия и потребляемой мощности

Заключение

Литература

Введение

Уже во времена средневековья были предприняты первые попытки механически интерпретировать функции человеческого мозга. В 1623 г. В. Шикардом была предложена первая из известных в настоящее время вычислительная машина, в которой были механизированы операции сложения и вычитания. Так же можно было выполнять умножение и деление с элементами механизации. В 1641 г. Б. Паскаль сконструировал свою первую счётную машину, с помощь которой можно было выполнять операции сложения и вычитания. Машины Паскаля получили широкую известность и оказали значительное влияние на развитие вычислительной техники. Первая счётная машина, на которой можно было не только складывать и вычитать, но и механически производить операции умножения и деления, была создана Г. Лейбницем в 1673 г. Эти первые машины были очень несовершенны. Дороговизна изготовления, частые поломки и сложность устройства не способствовали их широкому практическому применению, но их появление послужило мощным импульсом к дальнейшему развитию вычислительных устройств. На протяжении XIX века было создано много конструкций счётных машин, в результате чего повысилась точность и надёжность работы устройств, удобство работы на них.

Значительное влияние на развитие вычислительной техники оказали изобретения и открытия, сделанные в России. Наиболее ранним из счётных устройств в России была машина Е. Якобсона, созданная в конце XVII века. Особую роль сыграло изобретение арифмометра с зубчаткой. У которой имелось переменное число зубцов. Это изобретение было собрано В.Т. Однером. Арифмометры Однера, выпуск которых был налажен уже в 90-х. годах XIX века в России, получили распространение во всём мире и в первой четверти ХХ века были основными математическими механизмами, которые применялись во многих областях деятельности человека.

Создание подобных устройств значительно облегчало труд человека при проведении различных вычислений. Однако в начале XIX века зарождались принципиально новые концепции вычислительных машин, осуществлённые в достаточной мере степени лишь в следующем веке, при создании электронной вычислительной техники. Это направление связано с именем крупного английского математика Чарльза Бэббиджа, который смог предвосхитить идею и принципы устройства программно - управляемой автоматической машины, предназначенной для выполнения различных вычислений. Однако основные идеи, заложения в конструкцию аналитической машины оказалось возможным реализовать только в современных ЭВМ. С аналитической машиной Бэббиджа связано также и зарождение программирования.

Первая электронная вычислительная машина (ЭВМ) создана в 1946 г. Последующий период до 1955 г. Получил название - периода становления вычислительной техники. Затем происходил переход к ЭВМ принципиально новых типов.

ЭВМ состоит из ряда устройств, взаимодействующих друг с другом в процессе решения задачи. Рассмотрим одно из них - процессор. Собственно процессор, лавное вычислительное устройство, состоящее из миллионов логических элементов - транзисторов. Однако процессор, не просто скопище транзисторов, а целая система множества важных устройств. Современный процессор - это выращенный по специальной технологии кристалл кремния. Однако он содержит в себе множество отдельных элементов - транзисторов, которые в совокупности и наделяют компьютер способностью "думать". Точнее, вычислять, производя определённые математические операции с числами, в которые преобразуется вся поступающая информация. Безусловно, один транзистор никаких особых вычислений произвести не может. Единственно на что способен этот электронный переключатель - это пропустить сигнал дальше или задержать его. Наличие сигнала даёт логическую единицу (да); его отсутствие логический ноль (нет).

Но как раннее было сказано, процессор не только кипа транзисторов, он ещё состоит:

· сам процессор;

· сопроцессор;

· кэш - память первого уровня;

· кэш - память второго уровня.

1. Описание принципа работы структурной электрической схемы устройства

Функциональная электрическая схема устройства управления с жёсткой логикой представлена на рисунке 1.

Устройство управления может быть использовано в составе микропроцессоров и других устройств обработки данных.

Рассмотрим принцип работы устройства управления. Код операции записывается в регистр кода операции по сигналу "Запись", откуда поступает на дешифратор кода операции. Каждому коду операции соответствует уровень логической 1 на соответствующем выходе дешифратора. Если в устройстве используется четырёхразрядный код операции, то дешифратор будет иметь 16 выходов. По сигналу "Пуск" устанавливается в единичное состояние RS-триггер, благодаря чему тактовые импульсы начинают поступать на распределитель импульсов через логический элемент И. На выходе распределителя начинают появляться импульсы в каждом тактовом периоде на соответствующем выходе, начиная с первого.

Импульсы B₁, B₂,…, B_n с выходов распределителя импульсов и сигналы A₀, A₁…, A₁₅ с выходов дешифратора поступают на комбинационное цифровое устройство. Это устройство создаёт необходимые сигналы управления Y₁, Y₂,…, Y_m в каждом такте. На выходе Y_m+1 формируется сигнал для останова устройства после выполнения соответствующей операции, определяемой кодом операции. Этот сигнал сбрасывает RS-триггер, что приводит к прекращению подачи тактовых импульсов на распределитель импульсов, который возвращается в исходное состояние.

Распределитель импульсов может быть построен на кольцевом регистре, в котором продвигается одна единица, либо на счётчике и дешифраторе. Если в распределителе используется счётчик с последовательным переносом и дешифратор, то устройство управления не будет нормально функционировать, так как на выходах дешифратора будут появляться ложные импульсы и необходимо принимать меры для устранения опасных состязаний.

Рисунок 1 - Устройство управления с жёсткой логикой. Схема электрическая функциональная

Поэтому следует использовать дешифратор с дополнительным разрешающим входом , на который необходимо подавать стробирующие сигналы с задержкой относительно момента смены входного кода, равной или большей максимальному времени установления кода в счётчике [3].

2. Теоретическое обоснование и логическое проектирование узлов устройства

2.1 Теоретическое обоснование

Распределители импульсов находят применение в системах синхронизации, управления и т.д. На их основе получают импульсные последовательности с заданными временными диаграммами. Распределитель импульсов имеет один вход, на который подаются импульсы задающего генератора (тактовые импульсы U_с), и N выходов. Причём первый импульс генератора передаётся на первый выход распределителя, второй импульс - на второй выход и т.д. Временная диаграмма для распределителя импульсов на четыре выхода представлена на рисунке 2.

Распределитель импульсов можно построить на основе регистра сдвига, замкнутого в кольцо, если записанное в регистр слово содержит только одну единицу. При сдвиге единица перемещается с одного выхода на другой, циркулируя в кольце. Число выходов распределителя импульсов равно разрядности регистра. При большом числе выходов распределителя импульсов требуется большое число триггеров, что является недостатком. Вторым недостатком является потеря правильного функционирования при сбое. Если в силу каких-либо причин слово в регистре исказится, то возникшая ошибка станет постоянной. Возможны варианты схемы с самовосстановлением работы распределителя импульсов на кольцевом регистре.

Принцип работы схемы такого распределителя импульсов с самовосстановлением за несколько тактов (рисунок 3) основан на том, что на последовательный вход регистра подаются нули, пока в нём имеется хотя бы одна единица. Таким образом, через несколько тактов лишние единицы будут выдвинуты из регистра, т.е. устранены. Когда регистр очистится от единиц, на выходе логического элемента ИЛИ-НЕ сформируется сигнал записи единицы, поступающий на последовательный вход регистра. Следовательно, потеря единственной единицы так же будет исключена. Выход логического элемента ИЛИ-НЕ даёт ещё один дополнительный выход распределителя импульсов.

Рисунок 2 - Временная диаграмма для распределителя импульсов на четыре выхода

На рисунке 3 показана цепь пуска / останова распределителя импульсов.

Если выходные сигналы распределителя снимать непосредственно с выходов триггеров и логического элемента ИЛИ-НЕ, то получаем логическую схему распределителя уровней, в которой паузы между активными состояниями выходов отсутствуют. Логическая схема распределителя импульсов получена после стробирования сигналов распределителя уровней импульсами синхронизации (сдвига) Uс по цепочке конъюнкторов.



Рисунок 3 - Логическая схема распределителя импульсов на кольцевом регистре с самовосстановлением после сбоя

При большом числе выходов распределители импульсов целесообразно строить на основе счётчика и дешифратора. С целью устранения ложных сигналов на выходах распределителя импульсов, которые возникают при переключении счётчика из одного состояния в другое, необходимо на разрешающий вход дешифратора подавать стробирующие сигналы с задержкой относительно сигнала синхронизации Uс, равной или большей максимальному времени установления кода в счётчике.

Функциональная схема распределителя на 16 выходов на основе двоичного счётчика и дешифратора представлена на рисунке 4.

В качестве схемы задержки можно использовать последовательно соединённые логические элементы, например инверторы. Сигнал синхронизации необходимо подавать на вход дешифратора с инверсией, следовательно, число последовательно соединённых инверторов должно быть нечётным.



Рисунок 4 - Функциональная схема распределителя импульсов на 16 выходов на основе двоичного счётчика и дешифратора

При использовании дешифратора без разрешающего входа сигнал синхронизации необходимо подавать на выходные логические элементы И без инверсии. В этом случае схема задержки должна содержать чётное число инверторов. При использовании дешифратора с инверсными выходами вместо конъюнкторов следует использовать логические элементы ИЛИ-НЕ, а схема задержки должна содержать нечётное число инверторов [5].

2.2 Разработка логичной схемы недвоичного счётчика на JK-триггерах с коэффициентом пересчёта Кс=14

При разработке логической схемы распределителя импульсов следует помнить, что коэффициент пересчёта счётчика определяется числом выходов распределителя. В данном случае необходимо 4 триггера. Построение недвоичного счётчика будем осуществлять на JK-триггерах.

Таблица 2 - Таблица состояний счётчика

Номер входного импульса	Текущее состояние	Следующее состояние	Уровни сигналов на входах триггеров
	Q4	Q3	Q2	Q1	Q4	Q3	Q2	Q1	J1	K1	J2	K2	J3	K3	J4	K4
1	0	0	0	0	0	0	0	1	1	X	0	X	0	X	0	X
2	0	0	0	1	0	0	1	0	X	1	1	X	0	X	0	X
3	0	0	1	0	0	0	1	1	1	X	X	0	0	X	0	X
4	0	0	1	1	0	1	0	0	X	1	X	1	1	X	0	X
5	0	1	0	0	0	1	0	1	1	X	0	X	X	0	0	X
6	0	1	0	1	0	1	1	0	X	1	1	X	X	0	0	X
7	0	1	1	0	0	1	1	1	1	X	X	0	X	0	0	X
8	0	1	1	1	1	0	0	0	X	1	X	1	X	1	1	X
9	1	0	0	0	1	0	0	1	1	X	0	X	0	X	X	0
10	1	0	0	1	1	0	1	0	X	1	1	X	0	X	X	0
11	1	0	1	0	1	0	1	1	1	X	X	0	0	X	X	0
12	1	0	1	1	1	1	0	0	X	1	X	1	1	X	X	0
13	1	1	0	0	1	1	0	1	1	X	0	X	X	0	X	0
14	1	1	0	1	0	1	1	0	X	1	X	0	1	X	X	1

В счётчике с коэффициентом пересчёта Кс=14 четырнадцать состояний. Каждый четырнадцатый импульс сбрасывает счётчик в нулевое состояние. Переход счётчика в новое состояние связан с переключением триггеров. Для переключения триггеров в требуемое состояние на входах J и К необходимы определённые уровни сигналов. В таблице 3 показаны все возможные переходы состояний триггера и требуемые для этих переходов уровни сигналов на входах J и К.

Таблица 3 - Таблица переходов

Виды переходов триггеров	Уровни логических сигналов
	J	K
0 > 0	0	X
0 > 1	1	X
1 > 0	X	1
1 > 1	X	0

В таблице 3 знаком "X" обозначен произвольный уровень сигнала 0 или 1. Пользуясь таблицей 3 заполним карты Карно для входов J и К всех триггеров счётчика. Пусть к моменту подачи первого импульса счётчик находился в состоянии 0000. Под действием этого импульса должно быть обеспечено новое состояние 0001. Следовательно, в триггере младшего разряда происходит переход вида 01, обеспечиваемый при следующих уровнях на информационных входах: J1=1, K1=X. В остальных триггерах происходит переход вида 00, который обеспечивается уровнями J2=0, K2=X, J3=0, K3=X, J4=0, K4=X. Эти значения занесены в клетки карт Карно для входов J и K всех триггеров, соответствующие состоянию счётчика 0000. Пользуясь таблицей 3, можно заполнить карты Карно для входов J и K всех триггеров счётчика. При этом следует помнить, что уровни сигналов на входах J и K являются логическими функциями текущего состояния триггеров и на картах Карно под Q4, Q3, Q2, Q1 понимается текущее состояние счётчика, т.е. перед поступлением на вход счётчика очередного импульса.

Следует помнить, что при минимизации не полностью заданных логических функций произвольные и неопределённые значения функции можно доопределять с целью упрощения результата минимизации. Следовательно, на картах Карно при записи результата минимизации в СДНФ в замкнутые области следует объединять клетки заполненные единицами, а также произвольными и неопределёнными значениями логической функции.

По данным логическим функциям построим логическую схему дешифратора на 14 выходов в базисе И, ИЛИ, НЕ. Для построения логической схемы потребуется 4 инвертора и 14 логических элемента И.

Рисунок 5 - Логическая схема дешифратора на 10 выходов

2.3 Разработка логичной схемы недвоичного счётчика на JK-триггерах с коэффициентом пересчёта Кс=14

При разработке логической схемы распределителя импульсов следует помнить, что коэффициент пересчёта счётчика определяется числом выходов распределителя. В данном случае необходимо 4 триггера. Построение недвоичного счётчика будем осуществлять на JK-триггерах.

Таблица 2 - Таблица состояний счётчика

Номер входного импульса	Текущее состояние	Следующее состояние	Уровни сигналов на входах триггеров
	Q4	Q3	Q2	Q1	Q4	Q3	Q2	Q1	J1	K1	J2	K2	J3	K3	J4	K4
1	0	0	0	0	0	0	0	1	1	X	0	X	0	X	0	X
2	0	0	0	1	0	0	1	0	X	1	1	X	0	X	0	X
3	0	0	1	0	0	0	1	1	1	X	X	0	0	X	0	X
4	0	0	1	1	0	1	0	0	X	1	X	1	1	X	0	X
5	0	1	0	0	0	1	0	1	1	X	0	X	X	0	0	X
6	0	1	0	1	0	1	1	0	X	1	1	X	X	0	0	X
7	0	1	1	0	0	1	1	1	1	X	X	0	X	0	0	X
8	0	1	1	1	1	0	0	0	X	1	X	1	X	1	1	X
9	1	0	0	0	1	0	0	1	1	X	0	X	0	X	X	0
10	1	0	0	1	1	0	1	0	X	1	1	X	0	X	X	0
11	1	0	1	0	1	0	1	1	1	X	X	0	0	X	X	0
12	1	0	1	1	1	1	0	0	X	1	X	1	1	X	X	0
13	1	1	0	0	1	1	0	1	1	X	0	X	X	0	X	0
14	1	1	0	1	0	0	0	0	X	1	X	1	0	X	X	1

В счётчике с коэффициентом пересчёта Кс=14 четырнадцать состояний. Каждый четырнадцатый импульс сбрасывает счётчик в нулевое состояние. Переход счётчика в новое состояние связан с переключением триггеров. Для переключения триггеров в требуемое состояние на входах J и К необходимы определённые уровни сигналов. В таблице 3 показаны все возможные переходы состояний триггера и требуемые для этих переходов уровни сигналов на входах J и К.

Таблица 3 - Таблица переходов

Виды переходов триггеров	Уровни логических сигналов
	J	K
0 > 0	0	X
0 > 1	1	X
1 > 0	X	1
1 > 1	X	0

В таблице 3 знаком "X" обозначен произвольный уровень сигнала 0 или 1. Пользуясь таблицей 3 заполним карты Карно для входов J и К всех триггеров счётчика. Пусть к моменту подачи первого импульса счётчик находился в состоянии 0000. Под действием этого импульса должно быть обеспечено новое состояние 0001. Следовательно, в триггере младшего разряда происходит переход вида 01, обеспечиваемый при следующих уровнях на информационных входах: J1=1, K1=X. В остальных триггерах происходит переход вида 00, который обеспечивается уровнями J2=0, K2=X, J3=0, K3=X, J4=0, K4=X. Эти значения занесены в клетки карт Карно для входов J и K всех триггеров, соответствующие состоянию счётчика 0000. Пользуясь таблицей 3, можно заполнить карты Карно для входов J и K всех триггеров счётчика. При этом следует помнить, что уровни сигналов на входах J и K являются логическими функциями текущего состояния триггеров и на картах Карно под Q4, Q3, Q2, Q1 понимается текущее состояние счётчика, т.е. перед поступлением на вход счётчика очередного импульса.

Следует помнить, что при минимизации не полностью заданных логических функций произвольные и неопределённые значения функции можно доопределять с целью упрощения результата минимизации. Следовательно, на картах Карно при записи результата минимизации в СДНФ в замкнутые области следует объединять клетки заполненные единицами, а также произвольными и неопределёнными значениями логической функции.

1 X X 1 X 1 1 X

1 X X 1 X 1 1 X

1 X Ф Ф X 1 Ф Ф

1 X X 1 X 1 1 X

0 1 X X X X 1 0

0 1 X X X X 1 0

0 X Ф Ф X 0 Ф Ф

0 1 X X X X 1 0

Рисунок 6 - Карты Карно с коэффициентом пересчёта Кс=14

0 0 1 0 X X X X

X X X X 0 0 1 0

X 1 Ф Ф 0 X Ф Ф

0 0 0 0 X X X X

0 0 1 0 X X X X

X X Ф Ф 0 1 Ф Ф

X X X X 0 0 0 0

По картам Карно запишем следующие выражения для функций возбуждения входов J и K всех триггеров счётчика в CДНФ.

Логическая схема счётчика, построенная по логическим функциям (1), представлена на рисунке 7.

Рисунок 7 - Логическая схема счётчика на JK-триггерах с коэффициентом пересчёта Kс=14

3. Анализ и выбор элементной базы

Согласно заданию курсового проекта необходимо разработать функциональную электрическую схему устройства управления с жёсткой логикой. Для этого нам понадобится четырёхразрядный универсальный регистр К176ИР3, два дешифратора на 10 выходов, RS-триггер и счётчик, логические элементы инверторы и конъюнкторы.

В качестве регистра используем микросхему IN74ACT574 [1]. Его условное графическое обозначение изображено на рисунке 9.

Вывод 20 = Vcc

Вывод 10 = GND

Рисунок 9 - Микросхема IN74ACT574. Восьмиразрядный регистр

Микросхема IN74ACT574 - это восьмиразрядный регистр, управляемый по фронту, с параллельным вводом-выводом данных, с тремя состояниями на выходе. Он имеет: восемь входов данных D0…D7, прямой динамический тактовый вход С, т.е. управление происходит положительным перепадом тактовых импульсов; вход разрешения параллельной записи данных OUTPUT ENABLE; восемь выходов Q0…Q7.

Если на вход OUTPUT ENABLE подано напряжение низкого уровня, то входные данные параллельно загружаются в регистр через входы D0…D7 с приходом положительного перепада тактового импульса на вход С.

Когда на входе OUTPUT ENABLE действует напряжение высокого уровня, то данные на выходах остаются без изменений, т.е. входы Di и С не действуют. Следует отметить, что для выполнения данного задания будем использовать только четыре разряда регистра. Типовые значения и динамические параметры микросхемы представлены в таблице 4.

Условное графическое обозначение дешифратора представлено на рисунке 10.

Рисунок 10 - Микросхема К176ИД1. Дешифратор на 10 выходов

Микросхема К176ИД1 [1] является универсальным дешифратором. Он преобразовывает четырёхразрядный двоичный код в десятичный. Имеет четыре входа A0…A3, на которые подаётся двоичный код для дешифрации, и десять выходов Y0…Y9. Выходной дешифрированный сигнал сохраняется до тех пор, пока на входах присутствует его двоичный код (т.е. дешифратор данного типа не запоминает двоичный входной код).

Микросхема IN74ACT163 - четырёхразрядный двоичный счётчик с синхронной установкой в "Логический 0". Его условное обозначение представлено на рисунке 11 [1].



Вывод 16 = Vcc

Вывод 8 = GND

Рисунок 11 - Микросхема IN74ACT163. двоичный счётчик

Для осуществления счёта на входах RESET, LOAD, ENABLE P, ENABLE T должны быть установлены высокие уровни. Счёт происходит по положительному фронту синхроимпульса на входе С. Для записи в счётчик числа с входов Q0…Q3 на входе RESET должен быть высокий уровень, а на входе LOAD - низкий. Запись числа осуществляется по положительному фронту синхроимпульса на входе С. Сохранение состояния счётчика происходит, если на входах ENABLE P и ENABLE T установлен низкий уровень. Сброс счётчика асинхронный низким уровнем на RESET. Перенос (выход RIPPLE CARRY OUT) разрешается двумя высокими уровнями по входам RESET и ENABLE T.

Микросхема К561ТР2 [1] содержит четыре RS-триггера с общей цепью считывания информации. Условное обозначение приведено на рисунке 12.

При поступлении высокого уровня на входы R и S устанавливает RS-триггер соответственно в "0" или "1", а на выходе Q информация появляется только во время действия высокого уровня на разрешающем входе V. Если на этом входе низкий уровень, то на выходе низкий уровень независимо от состояния RS-триггера. Если на входах R, S и V одновременно высокие уровни, то на выходе Q - высокий уровень.



8 - общий

16 - +Uип

Микросхема К561ЛЕ5 [1] содержит четыре логических элемента 2И. Условное обозначение ИС изображены на рисунке 13.

Рисунок 13 - Микросхема К561ЛЕ5

Микросхема IN74ACT04 [1] содержит шесть логических элементов ИЛИ-НЕ.

Условное обозначение представлено на рисунке 14.

Таблица 4 - Основные параметры микросхем серии IN74ACT.



Серия микросхем	Vcc	TA	VOH	VOL	IIH	IIL	IOH	IOL
	В	С	В	В	мкА	мкА	мкА	мкА
IN74ACT	%	-45. +85	VCC - 0,1	0,1	+1	-1	-24 при V0=VCC - 0,8	24 при V0=0,4 В

Таблица 5 - Типовые значения микросхем серии IN74ACT

Серия микросхем	IG	PG	TP	FMAX
	мА	мВт	нс	МГц
К176ИД1	0,0005	0,0025	5	140, CL=50пФ

Таблица 6 - Динамические параметры микросхем серии IN74ACT

Серия микросхем	tPLH/tPHL (выкл./вкл.)	tPLH/tPHL (от тактового входа к выходу)	tPLH/tPHL (от тактового входа к выходу)
	Тип	Макс	Тип	Макс	Тип	Макс
IN74ACT	5 CL=50пФ	8,5 CL=50пФ	5 CL=50пФ	9,5 CL=50пФ	6 CL=50пФ	10 CL=50пФ

Основные параметры микросхем сери IW0003B и представлены в таблицах 7, 8, 9.

Таблица 7 - Основные параметры микросхем серии. IW0003B

Серия микросхем	Vcc	TA	VOH	VOL	IIH	IIL	IOH	IOL
	В	С	В	В	мкА	мкА	мкА	мкА
К561ТР2	3…18	-55. +125	VDD - 0,05	0,05	+0,1	-0,1	-4,2 при V0=2,5B VDD=5B	0,88 V0=0,4B

Таблица 8 - Типовые значения микросхем серии IW0003B

Серия микросхем	IG	PG	TP	FMAX
	мА	мВт	нс	МГц
К561ЛЕ5	0,0001	0,0006	40 при VDD=5B	5 при VDD=5B

Таблица 9 - Динамические параметры микросхемы IW0003B.

Серия микросхем	tPLH/tPHL (выкл./вкл.)	tPLH/tPHL (от тактового входа к выходу)	tPLH/tPHL (от тактового входа к выходу)
	Тип	Макс	Тип	Макс	Тип	Макс
IN74ACT	5 CL=50пФ	8,5 CL=50пФ	5 CL=50пФ	9,5 CL=50пФ	6 CL=50пФ	10 CL=50пФ

4. Разработка и описание принципиальной электрической схемы устройства

Устройство управления может быть использовано в составе микропроцессоров и других устройств обработки данных.

Функциональная электрическая схема устройства представлена на рисунке 14.

Рисунок 15 - Устройство управления с жёсткой логикой

Так как в устройстве используется четырёхразрядный код операции, то дешифратор будет иметь 16 выходов. Дешифратор с 16 выходами для дешифрирования всех возможных комбинаций четырёхразрядного двоичного кода 8421 можно построить из двух дешифраторов с 10 выходами. На рисунке 16 показана структура такого дешифратора. В каждом из таких дешифраторов используется по 8 выходов, которые образуют требуемые 16 выходов (Y1, Y2, …, Y16).

Рисунок 16 - Дешифратор с 16 выходами

Дешифратор с 14 выходами для распределителя импульсов реализуется аналогично.

В качестве регистра используем микросхему IN74ACT574. Данная микросхема представляет собой восьмиразрядный регистр, но мы берём только четыре разряда.

Распределитель импульсов имеет один вход, на который подаются импульсы задающего генератора (тактовые импульсы Uс), и 14 выходов. Причём первый импульс генератора передаётся на первый выход распределителя, второй импульс - на второй выход и т.д.

Функциональная схема распределителя на 14 выходов на основе двоичного счётчика и дешифратора представлена на рисунке 17.

Рисунок 17 - Функциональная схема распределителя импульсов на 14 выходов на основе двоичного счётчика и дешифратора

Схема задержки используется для устранения ложных импульсов на выходе распределителя импульсов. В качестве схемы задержки можно использовать последовательно соединённые логические элементы инверторы. Так как используется дешифратор без разрешающего входа и с прямыми выходами, то схема задержки должна содержать чётное число инверторов, в данном случае 4 инвертора.

Для обеспечения Кс=14 сигналы с 13, 12 и 11 выводов счётчика подаются на логический элемент 2И DD1.2. После четырнадцатого тактового импульса на выходах счётчика устанавливается начальная кодовая комбинация 0000, так как Кс=14.

Код операции записывается в регистр кода операции по сигналу "Запись", откуда поступает на входы дешифраторов DD6, DD7, где дешифрируется. Уровень логической 1 с соответствующего выхода дешифратора поступает на КЦУ.

Триггер DD3 разрешает и запрещает работу устройства в зависимости от уровня сигнала на его входе. При активном уровне сигнала на входе "Пуск" (уровень логической 1) на его прямом выходе единица. Она разрешает подачу тактовых импульсов на распределитель, то есть работу всего устройства. Если на прямом выходе - ноль, то тактовые импульсы не поступают, работа остановлена.

На вход логического элемента И DD1.1 поступают тактовые импульсы Uc На выходе логического элемента появляются положительные импульсы с тактовой частотой, которые поступают на счётный вход С четырёхразрядного двоичного счётчика DD5. Так как мы производим подачу счётных импульсов в положительной полярности на вход С, разрешение счёта устанавливаем высоким уровнем на входе V. Для этого на вход V через резистор R1 подано напряжение питания +Uип. После прихода 5-го импульса на выходах счётчика DD5 устанавливается кодовая комбинация 0101. Это обеспечивается через элементы 2И DD2.1, DD2.2 и инвертор DD2.1, включённых последовательно: логическая 1 подаётся на вход сброса R (на выходе счётчика устанавливается кодовая комбинация 0101).

А после пятнадцатого импульса счётчик сбрасывается в исходное состояние - устанавливается начальная кодовая комбинация 0000 (на вход сброса R поступает уровень логического 0).

После этого кодовая комбинация 0101 поступает на входы двоично-десятичного дешифратора DD8. Сигнал поступает на вход логического элемента 2И DD13, на который также поступит положительный тактовый импульс. Это сделано для устранения опасных состояний, которые могут появляться на выходе распределителя. Активный уровень сигнала (логическая единица) с выхода 5 поступает на КЦУ.

Сам принцип работы устройства управления с жёсткой логикой представлен ниже. По сигналу "Пуск" устанавливается в единичное состояние триггер DD3, благодаря чему тактовые импульсы начинают поступать на распределитель импульсов через логический элемент 2И DD1.1. На выходе распределителя начинают появляться импульсы в каждом тактовом периоде на соответствующем выходе, начиная с первого. Импульсы с выходов распределителя импульсов и сигналы с выходов дешифратора поступают на комбинационное цифровое устройство. Это устройство создаёт необходимые сигналы управления Y1, Y2,…, Ym в каждом такте. На выходе Ym+1 формируется сигнал для останова устройства после выполнения соответствующей операции, определяемой кодом операции. Этот сигнал сбрасывает триггер DD3, что приводит к прекращению подачи тактовых импульсов на распределитель импульсов, который возвращается в исходное состояние.

5. Расчет быстродействия и потребляемой мощности

Для расчета быстродействия устройства нужно знать среднее время задержки от входа к выходу каждой микросхемы, входящей в устройство управления. Определим среднее время задержки для каждой микросхемы (при средней степени интеграции, Uпит=5В).

Микросхема:

IN74ACT574: t PLH/tPHL= 12 нс;

К176ИД1: t PLH/tPHL= 360 нс;

IN74ACT163: t PLH/tPHL= 12 нс;

К561ТР2: t PLH/tPHL= 360 нс;

К561ЛЕ5: t PLH/tPHL= 12 нс;

IN74ACT04: t PLH/tPHL= 12 нс;

Для расчета быстродействия основного узла устройства нужно сложить среднее время задержки тех микросхем, которые соединены последовательно, учитывая, что при параллельном включении время задержки выбирается одной параллельно соединенной микросхемы.

Суммарное время задержки в элементах задержки больше, чем суммарное время задержки в счетчике DD5 и элементе 2И DD1.1, будем учитывать время задержки схеме задержки.

tсх.зад.=12+12+12+12=48 нс.

Быстродействие всего устройства будет определяться быстродействием нижней части схемы (схемы задержки, триггера, дешифратора и микросхемы DD11):

tустр.= 48+12+360+360=780 нс

Частота рассчитывается по формуле:

Fустр.=1/t_устр.

F_устр. =1/780 нс=1,2 Мгц.

Далее рассчитаем потребляемую мощность. Она будет определятся суммарной мощностью всех микросхем устройства. Для расчёта использовали формулу

Pпот = IG* Uпит,

где IG - ток потребления, Uпит - напряжение питания, равное 5В.

Микросхема:

IN74ACT574 - Pпот = 0,0005*5=0,0025 мВт

К176ИД1 - Pпот = 0,0001*10=0,001 мВт

IN74ACT163 - Pпот = 0,0005*5=0,0025 мВт

К561ТР2 - Pпот = 0,0001*10=0,001 мВт

К561ЛЕ5 - Pпот = 0,0005*5=0,0025 мВт

IN74ACT04 - Pпот = 0,0005*5=0,0025 мВт

P_{пот.общ.}= 0,0025+0,001+0,0025+0,001+0,0025+0,0025=0,012 мВт

Данные для расчёта потребляемой мощности и быстродействия были взяты из таблиц параметров микросхем в разделе 3.

Заключение

В данном курсовом проекте мы разработали логическую схему дешифратора с 14 выходами в базисе И, ИЛИ, НЕ, а также разработали принципиальную электрическую схему недвоичного счётчика на JK-триггерах с коэффициентом пересчёта Кс=14.

Согласно основной задаче курсового проекта разработали принципиальную электрическую схему устройства управления с жесткой логикой по заданной структурной схеме. Описали работу принципиальной электрической схемы устройства в течение одного периода синхронизации Uс при числе выходов 14, номер выхода 11. Использовали интегральные схемы логики КМОП.

Рассчитали её быстродействие и потребляемую мощность. Частота работы устройства f_устр.=1,2 МГц. Напряжение источника питания, необходимое для работы устройства, U_пит=5 В, а расчетная потребляемая мощность устройства равна 0,012 мВт.

Литература

1. Калабеков Б.А. Цифровые устройства и микропроцессорные системы. - М.: Радио и связь, 2002. - 336 с.

2. Фролкин В.Т., Попов Л.Н. Импульсные и цифровые устройства. - М.: Радио и связь, 1992. - 336 с.

3. Цифровые интегральные микросхемы: Справочник/ М.И. Богданович и др. - Мн.: Беларусь, 1996. - 605 с.

4. ЕСКД. ГОСТ 2.743-91. Обозначения условные графические в электрических схемах. Элементы цифровой техники.

5. Методические указания и задания на курсовой проект по дисциплине "Цифровые и микропроцессорные устройства для студентов специальностей 2-45 01 03 - Сети телекоммуникаций. - Мн.: ВГКС, 2005.

6. Стандарт предприятия СТП ВГКС 1.09-05. Курсовое и дипломное проектирование. Правила компьютерного оформления текстовых и графических документов. - Мн.: ВГКС, 2004.

7. Гольденберг Л.М. и др. Цифровые устройства и микропроцессорные системы. Задачи и упражнения: Учеб. пособие для вузов / Л.М. Гольденберг и др. - М.: Радио и связь, 1992. - 256 с.