Моделирование логического элемента LUT

Размещено на Allbest.ru

Введение© Тюрин С. Ф., Городилов А. Ю., Вихорев Р. В., 2014

моделирование логический элемент

Логический элемент ЛЭ ПЛИС FPGA представляет собой постоянное запоминающее устройство ПЗУ (LUT - Look Up Table), выполненное на мультиплексоре в виде дерева передающих транзисторов, входы данных которого настраиваются так называемыми конфигурационными ячейками памяти - SRAM [1]. Как правило, в FPGA используются мультиплексоры на 4 (рис. 1), 5 переменных, уже применяются более мощные LUT на 6, 7 переменных.

На рис. 1 изображен логический элемент ПЛИС типа FPGA на 4 входных переменных. Оборудование, осуществляющее конфигурирование связей переменных не указано на рис. 1.

Рис. 1. Транзисторная схема LUT с числом входов =4 (мультиплексор 16-1)

В настоящее время уже используются LUT с числом входов =5, 6 и даже 7.

Так, для реализации функции сложения по модулю два (исключающего ИЛИ) четырёх переменных (n=4) ABCD, где A, B, C, D - сигнал на адресных входах логического элемента рис. 1, в соответствующие номеру строки ячейки памяти SRAM в режиме программирования записывается следующая информация таблицы истинности (см. таблицу).

Настройка LUT с числом входов =4 для реализации функции сложения по модулю два (исключающего ИЛИ) четырёх переменных (n=4)

В режиме вычислений на входы элемента A, B, C, D поступают сигналы 0, 1, в соответствие с которыми в дереве передающих транзисторов активируется один из путей и информация из одной из ячеек памяти считывается и устанавливается на выходном инверторе. То есть вычисляется заданная настройкой SRAM логическая функция.

Сложной задачей является проверка работоспособности (диагностирование) LUT в процессе производства и эксплуатации ПЛИС. Дело в том, что необходимо в общем случае проверить активирование всех цепочек передающих транзисторов для всех значений настроек конфигурационной памяти, то есть требуется подать на соответствующий LUT комбинационный автомат, имеющий входов двоичных наборов, что очень много уже для =5. Все эти наборы надо загружать и оценивать выходную реакцию LUT.

Поставим задачу сокращения времени тестирования путём разработки и исследования технических средств активирования в логическом элементе не одной из , а сразу, за один такт - всех цепочек в дереве передающих транзисторов путём «обратного», «реверсного» диагностирования LUT - с выхода на вход.

Такой подход соответствует тенденциям и перспективам введения достаточно простых встроенных средств диагностики в ПЛИС FPGA для высоконадёжных, критических применений.

Моделирование логического элемента LUT на одну переменную

Основой структуры ЛЭ ПЛИС FPGA (рис. 1) является мультиплексор LUT на одну переменную [4-10]. Рассмотрим такой элементарный мультиплексор - селектор на 2 канала - MS 2-1 (рис. 2).

а) б)

Рис. 2. Мультиплексор селектор MS 2-1 на 2 канала, а) (УГО) элементарного мультиплексора - селектора на 2 канала; б) реализация MS 2-1 на передающих МОП транзисторах

Выполним моделирование LUT для n=1 в системе схемотехнического моделирования NI Multisim 10 фирмы National Instruments Electronics Workbench Group [2, 3] (рис. 3).

Рис. 3. Моделирование LUT на одну переменную в системе схемотехнического моделирования NI Multisim 10 фирмы National Instruments Electronics Workbench Group. Передача с нулевого канала - d0=0, х=0

Рис. 4. Моделирование LUT на одну переменную в системе схемотехнического моделирования NI Multisim 10 фирмы National Instruments Electronics Workbench Group. Передача с первого канала - d1=1, х=1

Таким образом, модель LUT на одну переменную «работает». Попробуем модифицировать такой LUT с целью введения технических средств «быстрого» диагностирования и проверим их работоспособность на модели.

«Быстрое» диагностирование логического элемента LUT

Поставим задачу «развала» LUT путём обеспечения одновременной проверки всех ветвей дерева передающих транзисторов подачей диагностического сигнала с выхода LUT на вход.

В КМДП транзисторах, используемых в LUT, при одинаковых топологических характеристиках стоки и истоки транзисторов фактически эквивалентны. Поэтому можно выполнять своего рода «реверс» сигналов. Для этого необходимо отключать цепи, используемые только для основного функционирования (рис. 5).

Рис. 5. Модификация LUT на одну переменную для обеспечения одновременной проверки всех ветвей дерева передающих транзисторов путём «реверса» - подачей диагностического сигнала с выхода на вход

Транзистор Т0 обеспечивает подачу «реверсного» сигнала с выхода LUT через все цепочки (в LUT на одну переменную их всего две - это непронумерованные транзисторы на рис. 5), транзисторы Т1, Т2 и дополнительный инвертор NOT обеспечивают подачу сигнала 1 на затворы основных транзисторов. Транзисторы Т3, Т4 обеспечивают отключение выходов конфигурационной памяти SRAM.

Таким образом, «быстрое» диагностирование заключается в переключении LUT в режим диагностики: c (out) =1 и подачи тестовых сигналов c (z) =1 (на выходах d0'=1, d1'=1), c (z) =0 (на выходах d0'=0, d1'=0). Выходы d0', d1' могут быть использованы дополнительно и для контроля содержимого конфигурационных ячеек памяти - SRAM при функционировании LUT.

Моделирование модифицированного LUT при тесте c (z) =1 (на выходах d0'=1, d1'=1) изображено на рис. 6.

Рис. 6. Моделирование модифицированного LUT при тесте c (z) =1 (на выходах d0'=1, d1'=1)

Моделирование модифицированного LUT при тесте c (z) =0 (на выходах d0'=0, d1'=0) изображено на рис. 7.

Рис. 7. Моделирование модифицированного LUT при тесте c (z) =0 (на выходах d0'=0, d1'=0)

Таким образом, моделирование подтверждает работоспособность предлагаемого технического решения.

Модифицированный логический элемент LUT для n=2

Рассмотрим LUT для n=2 (рис. 8).

Рис. 8. LUT для n=2

Здесь уже три элементарных мультиплексора (рис. 2).

Модификация LUT для n=2 имеет вид рис. 9.

Рис. 9. Модифицированный LUT для n=2 для обеспечения одновременной проверки всех ветвей дерева передающих транзисторов путём «реверса» - подачей диагностического сигнала с выхода на вход

Оценка сложности модификации LUT для «быстрого» диагностирования

Оценим относительные аппаратные затраты в транзисторах на модификацию LUT для «быстрого» диагностирования для различных n.

Оценка сложности известного LUT на n переменных имеет вид

Дополнительные затраты оцениваются выражением

Тогда относительные аппаратные затраты в транзисторах на модификацию LUT для «быстрого» диагностирования для различных n представляют собой

Соответствующий (3) график представлен на рис. 10.

Рис. 10. Оценка относительных аппаратных затрат в транзисторах на модификацию LUT для «быстрого» диагностирования для различных n

Заключение

Предложенная реализация модифицированного LUT - MLUT для «быстрого» диагностирования ЛЭ ПЛИС FPGA требует избыточности менее 10% от объёма основного оборудования, причём эта доля снижается при увеличении n. Снижение быстродействия незначительно, дополнительная задержка составляет порядка нескольких передающих транзисторов - в приведённых примерах - всего один транзистор по данным и один по адресным сигналам.

Введённые дополнительные технические средства MLUT могут обеспечить реализацию встроенных алгоритмов тестирования FPGA, что находится в «тренде» активно продвигаемого I-IP Infrastructure Intellectual Property (так называемого встроенного сервисного обслуживания) и стандарта IEEE 1500, ориентирующего производителей ПЛИС на методы встроенного поиска неисправностей [11-16].

Целесообразно в дальнейшем рассмотреть вопросы эффективного сочетания прямого и обратного («реверсного») диагностирования для более детальной диагностики ЛЭ ПЛИС FPGA.

Для повышения степени наблюдаемости LUT, кроме линий данных настройки (d0-d3 на рис. 9), возможно также обеспечить передачу парафазных значений адресных сигналов, управляющих транзисторами дерева.

Список литературы

Цыбин С. Программируемая коммутация ПЛИС: взгляд изнутри. [Электронный ресурс]. URL: http: //www. kit-e. ru/articles/-plis/2010_11_56. php (дата обращения: 12. 11. 12).

NI Multisim. [Электронный ресурс]. URL: http: //sine. ni. com/np/app/main/p/docid/nav-98/lang/ru/ (дата обращения: 27. 09. 2013).

Тюрин С. Ф., Морозов А. Н. Отказоустойчивая ячейка памяти с использованием функционально-полных толерантных элементов // Вестник Пермского университета. Сер. Математика. Механика. Информатика. 2012. № 4. С. 68-75.

Тюрин С. Ф. Логические элементы с избыточным базисом // Вестник Пермского университета. Сер. Математика. Механика. Информатика. 2013. № 3 (22). С. 91-105.

Аляев Ю. А., Тюрин С. Ф. Дискретная математика и математическая логика: учеб. для студ. высш. учеб. завед., обучающихся по специальности «Прикладная информатика (по областям) « и др. экономическим специальностям / Ю. А. Аляев, С. Ф. Тюрин. М., 2006.

Тюрин С. Ф., Аляев Ю. А. Дискретная математика: практическая дискретная математика и математическая логика: учеб. пос. для студ. высш. учеб. завед., обучающихся по направлению подготовки дипломированных специалистов 210440 - Телекоммуникации / С. Ф. Тюрин, Ю. А. Аляев. М., 2010.

Тюрiн С. Ф., Громов О. А., Греков А. В., Понуровскiй I. С. Адаптация FPGA до вiдмови логiки // Радiоелектроннi i комп'ютернi системы. 2013. № 1 (60). С. 177-182.

Городилов А. Ю., Понуровскiй I. С., Тюрiн С. Ф. Повышение отказоустойчивости FPGA путём реконфигурации работоспособных элементов // Радiоелектроннi i комп'ютернi системы. 2013. № 1 (60). С. 172-176.

Тюрин С. Ф., Ланцов В. М. Дискретная математика & математическая логика: учеб. пособие. Перм. нац. исслед. политех. ун-т. Пермь: Изд-во ПНИПУ, 2013. 271 с.

Тюрин С. Ф. Надёжность систем автоматизации: учеб. пособие. Перм. нац. исслед. политех. ун-т. Пермь: Изд-во ПНИПУ, 2012. 262 с.

Хаханов В. И. Инфраструктура диагностического обслуживания SoC. Вестник Томского университета 2008, № 4 (5). [Электронный ресурс]. URL: http: //sun. tsu. ru/ mminfo/000063105/inf/05/image/05-074. pdf. (дата обращения: 18. 06. 13).

Тюрин С. Ф., Городилов А. Ю., Громов О. А., Сулейманов А. А. Системная реализация логики в ПЛИС FPGA // Вестник Пермского университета. Сер. Математика. Механика. Информатика. 2013. № 4. С. 85-90.

Тюрин С. Ф., Городилов А. Ю., Сулейманов А. А. Реконфигурация функционально-полных толерантных элементов // Вестник Пермского университета. Сер. Математика. Механика. Информатика. 2013. № 4. С. 91-95.

Тюрин С. Ф., Громов О. А. Методика синтеза логических элементов, сохраняющих базис при кратных отказах // Проектирование и технология электронных средств. 2013. № 2. С. 19-23.

Тюрин С. Ф., Сулейманов А. А., Городилов А. Ю. Системный синтез отказоустойчивых цифровых схем в функционально-полном толерантном базисе // Нейрокомпьютеры: разработка, применение. 2013. № 11. С. 82-88.

Тюрин С. Ф., Громов О. А., Сулейманов А. А., Городилов А. Ю. Отрицание дешифратора. Нейрокомпьютеры: разработка, применение. 2013. № 11. С. 59-63.

Размещено на Allbest.ru