Разработка кодека сверточного кода с алгоритмом порогового декодирования

Размещено на http://www.allbest.ru/

Министерство образования Республики Беларусь

Учреждение образования

БЕЛОРУССКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ

ИНФОРМАТИКИ И РАДИОЭЛЕКТРОНИКИ

Факультет телекоммуникаций

Кафедра сетей и устройств телекоммуникаций

КУРСОВОЙ ПРОЕКТ

на тему «Разработка кодека сверточного кода с алгоритмом порогового декодирования»

по курсу «Теория кодирования»

Выполнил:

Гурин В.В

Проверил:

Рыжиков В.В.

Минск 2014

СОДЕРЖАНИЕ

ВВЕДЕНИЕ

1. ОСНОВНЫЕ СВЕДИНИЯ О СВЕРТОЧНЫХ КОДАХ

1.1 Определение, параметры и классификация сверточных кодов

1.2 Задание систематических сверточных кодов

1.3 Кодирование информации сверточными кодами

1.4 Жесткое пороговое декодирование ССК

2. РАСЧЕТ ПАРАМЕТРОВ СВЕРТОЧНОГО КОДА

2.1 Исходные данные к курсовому проектированию

2.2 Расчет параметров

3. РАЗРАБОТКА СТРУКТУРНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ КОДЕКА ССК

3.1 Разработка структурной схемы кодера ССК

3.2 Разработка структурной схемы декодера ССК

4. РАЗРАБОТКА ФУНКЦИОНАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ КОДЕКА

5. РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ КОДЕКА ССК

5.1 Выбор и обоснование элементной базы

5.2 Разработка принципиальных схем функциональных блоков

ЗАКЛЮЧЕНИЕ

СПИСОК ЛИТЕРАТУРЫ

ВВЕДЕНИЕ

Подавляющее число современных систем связи работает при передаче самого широкого спектра сообщений (от телеграфа до телевидения) в цифровом виде. Из-за наличия помех в каналах связи сбой при приеме любого элемента вызывает искажение цифровых данных, что может привести к катастрофическим последствиям. В настоящее время по каналам связи передаются цифровые данные со столь высокими требованиями к достоверности передаваемой информации, что удовлетворить эти требования традиционным совершенствованием антенно-фидерных трактов радиолиний, увеличением излучаемой мощности, снижением собственного шума приемника оказывается экономически невыгодным или просто невозможным.

Высокоэффективным средством борьбы с помехами в цифровых системах связи является применение помехоустойчивого кодирования, основанного на введении искусственной избыточности в передаваемое сообщение, что приводит к расширению используемой полосы частот и уменьшению информационной скорости передачи.

Многообразие существующих кодов делится на два класса: блочные коды и непрерывные коды. В блочных кодах передаваемая информационная последовательность разбивается на отдельные блоки с добавлением к каждому блоку определенного числа проверочных символов. Кодовые комбинации кодируются и декодируются независимо друг от друга. В непрерывных кодах, называемых также цепными, рекуррентными, сверточными, передаваемая информационная последовательность не разделяется на блоки, а проверочные символы размещаются в определенном порядке между информационными. Процессы кодирования и декодирования также осуществляются в непрерывном режиме.

Целью данного курсового проекта является разработка кодека самоортогонального сверточного кода (ССК) с алгоритмом порогового декодирования (ПД) для дискретного канала связи и синхронном способе передачи информации. В процессе разработки кодека будут выбраны и обоснованы параметры ССК для заданного вида модуляции, способа обработки информации и отношения мощности сигнала (Pc) к мощности шумов (Pш), также будет выполнен расчет вероятности ошибочного декодирования (Pош. дек.) для выбранных параметров ССК и произведено сравнение полученного результата с заданной вероятностью ошибочного приема информации (Pош. доп.). Будут определены энергетический выигрыш кодирования (ЭВК) и коэффициент повышения достоверности передачи информации, разработаны и обоснованы структурная, функциональная и принципиальная схемы кодека ССК.

При выполнении курсового проекта учитываются следующие дополнительные условия: тип канала связи - двоичный симметричный канал без памяти; среднее время восстановления работоспособности кодека - tвосст. = 20 мин; время работы кодека tраб = 12 час; способ реализации проектируемого кодека - аппаратный.

1. ОСНОВНЫЕ СВЕДИНИЯ О СВЕРТОЧНЫХ КОДАХ

1.1 Определение, параметры и классификация сверточных кодов

Сверточные коды (СК) имеют большой научный и практический интерес для современных систем и сетей телекоммуникаций. Это определяется многими их достоинствами, а именно: высокой скоростью обработки информации (десятки и сотни Мбит/с), высокой корректирующей способностью как случайных, так пакетных ошибок, реализацией эффективных кодеков и систем ветвевой синхронизации распределителей информации, эффективного использования в каналах связи с фазовой неопределенностью и др.

В общем виде кодирование информации СК может быть представлено следующим образом:

где - последовательность передаваемых информационных символов;

- оператор задержки;

- порождающий или образующий полином (многочлен);

- блок информационных символов, одновременно поступающих на вход кодирующего устройства ().

Способ формирования кодовых символов, выполняемых согласно (1.1), соответствует форме записи свертки двух функций, что и послужило названию данных кодов. Сверточный код -- это рекуррентный код с периодической полубесконечной структурой символов кодовой последовательности. Обобщенная структурная схема кодера СК представлена.

Входные информационные символы делятся на символов, которые одновременно с каждым тактом поступают на входы кодера СК, в котором согласно (1.1) формируются кодовые символы n0. Таким образом, кодовая последовательность представляет собой полубесконечную последовательность блоков .

К основным характеристикам СК относятся:

1. Скорость кода характеризует избыточность, вводимую при кодировании. Типичными являются скорости ;

.

2. Избыточность кода .

3. Количество ортогональных проверочных уравнений - .

4. Минимальное кодовое расстояние .

5. Кратность исправляемых ошибок .

6. Кратность обнаруживаемых ошибок .

7. Длина кодового ограничения - длина кодовой последовательности, соответствующая кодированию информационных блоков из символов в течение (m+1) такта, где m - максимальная степень порождающего полинома.

8. Эффективная длинна кодового ограничения .

Сверточные коды, как и блоковые линейные коды, бывают:

двоичные и недвоичные;

алгебраические и неалгебраические;

линейные и нелинейные;

систематические и несистематические;

ортогональные и неортогональные и т.д.

Алгоритм формирования кодовых символов СК таков, что любому входному информационному блоку из двоичных символов и "m" (m- максимальная степень порождающего полинома ) предшествующих информационных символов, хранящихся в регистре сдвига (RG) кодера, соответствует выходной кодовый блок из двоичных символов. В связи с тем, что в процессе формирования кодовых символов участвуют "m" предшествующих информационных символов (введенных m тактами ранее), то такой алгоритм кодирования называют кодированием с памятью.

У несистематических СК в кодовых блоках из двоичных символов нет в "явном виде" (невозможно выделить) информационных символов или блоков из k0 двоичных символов. Кодирование входной информации осуществляется с памятью, и процесс кодирования может быть бесконечно продолжительным.

В зависимости от способа формирования проверочных уравнений СК бывают ортогональными, самоортогональными и ортогонализируемыми.

Ортогональными СК (ОСК) называют такие коды, у которых система из () проверочных уравнений ортогональна относительно декодируемых информационных символов и неортогональна относительно информационных символов, входящих в данные проверочные уравнения.

Самоортогональные СК (ССК) - коды, у которых декодируемый информационный символ входит одновременно во все проверочные уравнения, а все остальные символы, участвующие в декодировании в данный момент времени, входят не более, чем в одно проверочное уравнение, т.е. СК формирует, так называемую, систему разделенных проверок.

Ортогонализируемыми СК называются такие коды, у которых при декодировании информационного или символов требуется выполнить дополнительные линейные преобразования над проверочными символами для получения дополнительных, так называемых, составных проверок.

1.2 Задание систематических сверточных кодов

Систематические СК задаются:

1. с помощью порождающей матрицы, G(D);

2. с помощью проверочной матрицы, Н(D);

3. с помощью разностных треугольников;

4. с использованием совершенных разностных множеств.

Порождающая матрица систематического СК имеет более сложное построение, чем группового кода. Это определяется из-за полубесконечной структуры порождающей матрицы СК, имеющей вид:

Систематический ССК задается следующей порождающей матрицей:

Проверочная матрица Н(D) СК, как и порождающая матрица, является полубесконечной:

Порождающая и проверочная матрицы СК, как и у линейных кодов, связаны выражением:

G(D)*HT(D)= G(D)*HT(D)=0 .

Для систематического ССК с алгоритмом порогового декодирования проверочная матрица H(D) задается следующим образом:



Из данной проверочной матрицы следует, что для ССК с проверочная матрица Н(D) содержит строк и столбцов проверочных треугольников. Для ССК с , проверочная матрица Н(D) содержит , т.е. один столбец и строку проверочных треугольников.

Каждый из проверочных треугольников Нi,k0+i, ; проверочной матрицы H(D) в общем случае имеет вид:

,- номера соответственно строки и столбца матрицы Н(D), которыми определяется проверочный треугольник;

0,...m - порядковые номера степеней, в которые возводятся соответствующие коэффициенты порождающего полинома.

Основную информацию о самоортогональных сверточных кодах ССК несут коэффициенты левого столбца и нижней строки проверочного треугольника. Например, пусть задан проверочный треугольник следующей структуры:

По данному проверочному треугольнику можно определить параметры ССК с алгоритмом ПД:

1. Поскольку задан один проверочный треугольник, то k0=1, n0=k0+l=2, R= k0/n0 =1/n0;

2. Так как k0=1, то ССК задается одним порождающим полиномом, определяемым коэффициентами левого столбца и нижней строки проверочного треугольника.

3. Количество ненулевых членов порождающего полинома определяет число проверочных уравнений , . Следовательно, ССК может исправлять ошибки и обнаруживать ошибки;

4. Строки проверочного треугольника, которые начинаются с ненулевых двоичных символов, формируют проверочные уравнения, размеры данных проверок и номера позиций информационных и проверочных символов, участвующих в формировании проверочных уравнений. Для данного примера имеем: s0=i0+ep.0, s2=i0+i2+ep.2, s6=i0+i4+i6+ep.6, s7=i0+i1+i5+i7+ep.7.

Размеры проверок в проверочном треугольнике обозначены цифрами перед стрелками и определяются количеством ненулевых символов в строке;

5. Длина кодового ограничения nA и эффективная длина кодового ограничения ne СК равны соответственно,

nA =(m+1)n0=(7+1)2=16, двоичных символов

ne =1/2J2+1/2J+1=1/242+1/24+1=11 двоичных символов.

Так как проверочный треугольник позволяет определить практически все параметры ССК, то разработано много способов их построения. Однако на практике наибольшее применение получили два способа их построения, а именно с помощью нахождения разностных треугольников и совершенных разностных множеств.

Рассмотрим пример определения параметров ССК с алгоритмом ПД при следующем разностном треугольнике:

1. Так как задан один разностный треугольник, то k0=l, n0= k0+l=2,

R=k0/n0=1/2, код имеет один порождающий полином;

2. Выписывая числа левого крайнего столбца разностного треугольника, определяем показатели степеней порождающего полинома: (0,2,6,7). Следовательно, порождающий полином ССК имеет вид: g1=1+x2+x6+x7.

3. При втором способе - 0; 2; 2+4=6; 2+4+1=7. Как правило, в литературе разностные треугольники табулированы и представлены, например, так: (2,4,1), (3,5,2). Это означает, что ССК имеет соответственно параметры: k0=2, n0=k0+l=3, R=k0/n0=2/3 и g1(x)=1+x2+x7 и g2(x)=l+x3+x8+x10.

4. Разностный треугольник ССК может быть построен, если задан проверочный треугольник и наоборот. Например, используя проверочный треугольник можно построить разностный треугольник, следующим образом. Числа крайнего левого столбца разностного треугольника определяются как результат операции вычитания порядковых номеров строк проверочного треугольника, которые начинаются с "1". Для первого столбца получаем следующие числа: 3-1=2 (3 - номер позиции третьей строки, 1 - номер позиции первой строки); 7-1=6 и 8-1=7. Для получения чисел второго столбца за вычитаемое берем номер позиции третьей строки: 7-3=4 и 8-3=5. Для получения чисел третьего столбца за вычитаемое берем номер позиции седьмой строки: 8-7= 1.

Рассмотрим построение ССК с алгоритмом ПД использованием совершенных разностных множеств.

Совершенное разностное множество - это совокупность целых, действительных и неповторяющихся чисел 1,2,…,, причем 12, и разности этих чисел i-j, ij полученных по некоторому mod (2) также образующих совокупность целых, действительных и неповторяющихся чисел.

Пусть имеется совокупность =4-х целых, действительных и неповторяющихся чисел (=0,1,3,9) и эта совокупность образует разностей по модулю , которые равны следующим числам:

Данную совокупность полученных разностных чисел можно использовать в качестве исходных чисел для формирования разностных треугольников и выбора соответствующих порождающих полиномов ССК.

При выборе чисел для построения разностных треугольников необходимо выбирать числа с наименьшим их значением по номиналу, т.к. максимальное значение числа в построенных разностных треугольниках определяет максимальную степень m порождающих полиномов ССК.

Каждый из столбцов данного множества можно использовать для построения разностного треугольника. Следовательно, можно построить ko=4 разностных треугольника, и четыре ССК с R=k0/n0=1/2,2/3,3/4,4/5 c J=4, и c R=k0/n0=1/2,2/3,3/4 c J=5, разбив данное множество на три подмножества.

1.3 Кодирование информации сверточными кодами

Рассмотрим кодирование информации на примере систематического ССК с R=1/2 и корректирующего двойные ошибки. Для ССК, как и для блочных циклических кодов, структура кодера полностью определяется порождающим полиномом и реализуется с помощью линейных автоматов без обратной связи с вынесенными или встроенными сумматорами по модулю два.

Для ССК корректирующего двойные ошибки достаточно использовать один порождающий полином вида =l+x2+x5+x6, у которого имеется ортогональных проверок и соответственно столько же ненулевых членов. Данный ССК исправляет двукратные ошибки на длине кодового ограничения равного nA=(m+1)*n0=(6+1)*2=14 символам. Отметим, что для высокоскоростных ССК (R2/3) в кодере целесообразно использовать линейные автоматы со встроенными сумматорами по модулю два; в теории СК его называют кодером Месси.

На рисунке 1.1. и рисунке 1.2. приведены кодеры со встроенными и вынесенными сумматорами по модулю два для данного кода.

Рисунок 1.1 - Кодер ССК со встроенными сумматорами по модулю два

Рисунок 1.2 - Кодер ССК с вынесенными сумматорами по модулю два

Для дальнейшего анализа алгоритмов кодирования и декодирования ССК используем обобщенную структурную схему кодера ССК, представленную на рисунке. 1.3.

Рисунок 1.3 - Обобщенная структурная схема кодера ССК

В связи с тем, что кодер ССК формирует два синхронных потока () кодовых символов, то для получения единого потока можно использовать синхронный мультиплексор (MX). Управление работой блока кодера и мультиплексора осуществляется блоком фазовой автоподстройки частоты(ФАПЧ).

Кодирование информации ССК осуществляется следующим образом. Входная информационная последовательность I(D) одновременно поступает на вход мультиплексора и блока кодирования, на выходе которого формируются проверочные символы Р(D), которые поступают на второй информационный вход мультиплексора.

Выходная кодовая последовательность , где , и входная информационная последовательность , где связаны выражением.

Для кодера, представленного на рисунке 1.3, каждый входной информационный символ оказывает влияние на формирование кодовой последовательности в течение (m+1)==(6+1)=7 тактов и, следовательно, с выхода кодера будет считано nA=(m+1)*n0=7*2=14 кодовых символа. Откуда видно, что данный процесс кодирования СК осуществляется с памятью в отличие от циклических кодов.

С выхода кодера ССК символы кодовой последовательности поступают на вход модулятора, где преобразуются в аналоговый сигнал и далее передаются по каналу связи. Данный способ кодирования получил название прямого (непосредственного) способа кодирования информации. Этот способ требует небольших затрат на кодирование информации, что связано с использованием минимального объема оборудования.

При независимом кодировании нечетных и четных информационных символов СК информация от источника поступает на вход коммутатора распределения информации, где распределяется на два потока: - поток нечетных информационных символов, - поток четных информационных символов. Двоичные символы данных потоков кодируются независимо друг от друга СК и поступают на соответствующие входы модулятора и далее передаются в канал связи. К достоинствам данного способа кодирования следует отнести: возможность выбора СК с меньшей избыточностью и, следовательно, с меньшей сложностью реализации кодексе. К недостаткам относится двукратное увеличение объема оборудования и сложность реализации устройств ветвевой синхронизации распределителей информации кодеков.

1.4 Жесткое пороговое декодирование ССК

Пороговое декодирование ССК обеспечивается алгоритмом формирования системы (2) проверочных уравнений (проверок), а именно система проверок формируется таким образом, что декодируемый информационный символ входит во все проверки, а все остальные символы входят только в одну проверку (проверочное уравнение). Для этого следует использовать транспонированную проверочную матрицу, HTm+1(D) имеющую вид:

Im(D) - единичная матрица.

Например, для ССК задаваемого полиномом G(D)=1+x2+x5+x6 HT7(D) выглядит следующим образом:

Условие раздельных проверок выполняется тогда, когда строк матрицы НTm+1(D) будут содержать ненулевые символы только в одном столбце данной матрицы. Тогда в качестве системы ортогональных проверок из матрицы (1.9) можно взять символы синдрома, соответствующие тем позициям двоичных символов, у которых последняя строка матрицы содержит ненулевые двоичные символы (см стрелки матрицы 1.10).

Из матрицы (1.10) система ортогональных проверок имеет вид:

S5=Ei0+Ei3+Ei5+EP5,

S6= Ei0+ Ei1+ Ei4+ Ei6+EP6.

Поскольку столбцы матрицы (1.10), соответствующие ненулевым двоичным символам последней строки, не имеют ни одной общей строки (кроме последней строки), в которой имели бы общий ненулевой символ, то эти столбцы и система проверок (1.11) ортогональны относительно декодируемого информационного символа. Следовательно, ненулевые двоичные символы последней строки матрицы (1.10) соответствуют символам, участвующим в вычислении синдрома, и поэтому в качестве системы проверок (1.11) можно использовать символы синдрома, а не линейные комбинации проверок. Это упрощает реализацию алгоритма порогового декодирования ССК.

Отметим, что количество ортогональных проверок равно числу строк или столбцов, которые начинаются с ненулевых двоичных символов, а размерность проверок определяется количеством ненулевых символов , входящих в строку.

При пороговом декодировании с использованием обратной связи одновременно с декодированием информационных символов происходит коррекция синдромных символов, использованных при формировании сигнала коррекции. Это выполняется с целью устранения влияния ненулевых символов S(D) на правильное принятие решения при декодировании последующих информационных символов. Однако при использовании ортогонализируемых СК применение обратной связи при декодировании может привести к размножению ошибок.

Корректор ошибок декодера ССК с алгоритмом ПД представляет собой совокупность k0 последовательных регистров сдвига, каждый из которых содержит по "m" ячеек памяти (для согласования по задержке символов коррекции и декодируемых информационных символов) с сумматором по модулю два на выходе.

2. РАСЧЕТ ПАРАМЕТРОВ СВЕРТОЧНОГО КОДА

2.1 Исходные данные к курсовому проектированию

Количество информационных символов k0 = 2 двоичных символа.

Количество входов пороговых элементов - 2.

2.2 Расчет параметров

Значение k0 определяет количество порождающих полиномов, необходимых для разработки функциональных и принципиальных электрических схем кодека.

Далее рассчитаем значение n0:

n0 = k0+1.

Расчёт параметров ССК необходимо начать с определения скорости передачи кода:

R = k0/n0 = 2/3.

Находим r - избыточность кода:

r = (1 - R)•100%=(1-2/3)•100%=33%

Для выбора табулированных порождающих полиномов необходимо определить корректирующую способность ССК. Выбор корректирующей способности ССК будем производить с учетом заданного канала связи и с учетом увеличения в раз входной скорости передачи информации.

Примем, что наш канал является частотно ограниченным. Расширение спектра частот передаваемых сигналов может привести к появлению межсимвольных искажений, что в свою очередь приведет к увеличению вероятности ошибок ( ) на выходе демодулятора.

В соответствии с [5] увеличение при увеличении входной скорости передачи информации за счет применения ССК можно учесть уменьшением заданного отношения .

Входная скорости передачи = 17.2 (Мбит/с). Скорость передачи R=2/3. Следовательно, выходная скорость передачи информации B=(n0/k0)*I(D)=3/2*17.2=25.8 (Мбит/с). Для определения вероятности ошибочного приема двоичного символа по кривой потенциальной помехоустойчивости ОФМ допустимое отношение =22 (дБ) уменьшаем на 8%, т.е. на 1.76 дБ. Таким образом, для определения принимаем расчетное отношение =20.24 (дБ). По кривой потенциальной помехоустойчивости ОФМ с автокорреляционным способом обработки информации находим (рисунок 2.1), что =5*10-6

Рисунок 2.1 - Вероятность ошибочного приема двоичного символа в ДСК при корреляционном способе обработки информации при различных видах модуляции.

Найденное значение подставляем в формулу расчета вероятности первой ошибки декодирования

.

Количество ненулевых членов порождающего полинома определяет число проверочных уравнений J=2.

Тогда ,

где

Число ортогональных проверочных уравнений (J) и кодовое расстояние связаны соотношением

,

Следовательно = 2+ 1 = 3.

Выпишем порождающие полиномы:

g1(x)=1+x;

g2(x)=1+x2;

Максимальная степень образующих полиномов m = 2.

По полученным данным можно определить оставшиеся параметры ССК:

Кратность исправляемых кодом ошибок равна:

tисп J / 2 =2 / 2=1 дв. сим.

Количество обнаруживаемых ошибок:

tобн? d0-1=J=2 дв. сим.

Максимальная степень порождающих полиномов определяет, как конструктивные параметры кодека, так и абсолютную длину кодового ограничения. Значение равно:

= 3*(2 + 1) = 9 дв. сим.

Число ортогональных проверочных уравнений J позволяет определить эффективную длину кодового ограничения. Длину кодового ограничения определяем по формуле : сверточный пороговый декодирование блок

ne= 1/2* J2+1/2*J+1=4 дв. сим.

Используя полученные значения основных параметров разрабатываемого кода возможно перейти к построению схем кодека.

3. РАЗРАБОТКА СТРУКТУРНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ КОДЕКА ССК

3.1 Разработка структурной схемы кодера ССК

К основным функциям кодера ССК относятся следующие:

1. Разделение символов входного информационного потока на информационных подпотоков .

2. Формирование проверочных символов из входных информационных символов.

3. Объединение символов информационных подпотоков и проверочных символов () подпотоков в поток кодовых символов

.

Для рассчитанного ССК с основными функциональными узлами являются:

КРИ-1/2 - коммутатор разделения символов входного информационного потока на информационных подпотоков.

ФПСк - формирователь проверочных символов кодера.

КОИ-3/1 - коммутатор объединения информационных символов и одного проверочного подпотока в единый кодовый поток.

В соответствии с [3, 5] структурная электрическая схема кодера ССК будет иметь следующее построение (рисунок 3.1).



Рисунок 3.1 - Структурная электрическая схема кодера ССК

Кодер ССК работает следующим образом. Символы входного информационного потока разделяются в КРИ-1/2 на два подпотока . Информационные символы данных подпотоков поступают одновременно на соответствующие входы КОИ-3/1 и ФПСк. В ФПС из символов информационных подпотоков формируются проверочные символы по алгоритму . Сформированные проверочные символы поступают на соответствующий вход КОИ-3/1, который объединяет символы информационных подпотоков и символы проверочного подпотока в единый поток кодовых символов , поступающих далее на вход устройства преобразования сигналов (УПС) или модема ДКС.

3.2 Разработка структурной схемы декодера ССК

К основным функциям декодера относятся следующие:

1. Разделение символов входного потока на подпотоков .

2. Формирование последовательности проверочных символов из принятых информационных (устройство аналогичное кодеру).

3. Формирование последовательности синдромных символов

.

4. Анализ символов синдрома.

5. Коррекция информационных символов.

Для рассчитанного ССК с основными функциональными узлами порогового декодера являются:

КРИ-1/2 - коммутатор разделения символов принятого потока на подпотоков .

ФПСд - формирователь проверочных символов декодера (аналогичен ФПСк).

ФСП - формирователь синдромной последовательности.

АСП - анализатор синдромной последовательности.

Корректор ошибок, осуществляющий коррекцию неверно принятых информационных символов.

В соответствии с [3, 5] структурная электрическая схема декодера ССК будет иметь следующее построение (рисунок 3.2.).

Рисунок 3.2 - Структурная электрическая схема порогового декодера ССК

Декодер ССК работает следующим образом. Кодовый поток поступает с выхода декодера на вход КРИ-1/3, где он разделяется на 3 подпотоков . Потоки поступают на вход ФПСд и одновременно на вход корректора ошибок. В ФПСд из символов информационных подпотоков формируются проверочные символы по алгоритму аналогичному в кодере. Далее эти символы поступают на первый вход блока ФСП, на второй вход поступают символы . На выходе ФСП получаем последовательность синдромных символов по правилу . Последовательность синдромных символов поступает на вход блока АСП, где принимается решение о наличии или отсутствии ошибок в последовательности символов . При наличии ошибки блоком АСП посылается сигнал на блок коррекции ошибок, где и происходит ее исправление.

4. РАЗРАБОТКА ФУНКЦИОНАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ КОДЕКА

Критерием выбора принципа построения функциональных блоков кодека является обеспечение минимума сложности аппаратной реализации.

В соответствии с [1-3] задание порождающих полиномов и алгоритма декодирования ССК полностью определяет принцип построения функциональной схемы кодека.

Функциональная электрическая схема ФПСк (ФПСд) выполняется в виде схемы умножения полиномов, и реализуются в виде регистра сдвига (RG) со встроенными сумматорами по модулю два.

Так как максимальная степень порождающих полиномов , то RG будет содержать ячеек памяти и такое же количество сумматоров по модулю два.

Функциональная электрическая схема ФПСк (ФПСд) приведена на рисунок 4.1.

Рисунок 4.1 - Функциональная электрическая схема ФПСк (ФПСд)

Нумерация ячеек памяти RG ФПСк ведется справа налево. Места включения сумматоров по модулю два определяются ненулевыми членами порождающих полиномов. Выходной сумматор по модулю два является трех входовым.

Наиболее простым способом построения КРИ-1/2 является использование двух регистров (RG1, RG2) и блока формирования тактовых частот RG1 и RG2. Оба регистра содержат по ячеек памяти.

Способ построения КРИ-1/3 является аналогичным способу построения КРИ-1/2, различие заключается лишь в количестве ячеек памяти у регистров RG1 и RG2, а также в блоке формирования тактовых частот.

Функциональная электрическая схема КРИ-1/2 представлена на рисунке 4.2.

Рисунок 4.2 - Функциональная электрическая схема КРИ-1/2

Диаграммы, поясняющие принцип работы КРИ-1/2, приведены на рисунке 4.3.

Рисунок 4.3 - Временные диаграммы, поясняющие принцип работы КРИ-1/2

КОИ-3/1 и КОИ-2/1 соответственно кодера и декодера ССК целесообразно выполнить в виде синхронных мультиплексоров на соответствующее число информационных и управляющих входов, а также формирователя сигналов управления мультиплексором. Формирователь сигналов управления выполнен в виде двоичного счетчика с дешифратором.

Функциональная электрическая схема КОИ-3/1 имеет следующее построение (рисунок 4.4.), а временные диаграммы, поясняющие принцип работы КОИ-3/1, приведены на рисунке 4.5.

Рисунок 4.4 - Функциональная электрическая схема КОИ-3/1

Рисунок 4.5 - Временные диаграммы, поясняющие принцип работы КОИ-3/1

Корректор ошибок декодера выполняется в виде 2 регистров сдвига, каждый из которых содержит по ячеек памяти. На выходе каждого регистра включается сумматор по модулю два, на второй вход которого поступает сигнал коррекции с выхода порогового элемента (ПЭ) анализатора синдромной последовательности (АСП) декодера. Информационные символы с выходов регистров поступают на соответствующие входы КОИ-2/1 декодера.

Важнейшим функциональным блоком декодера ССК с алгоритмом ПД является АСП, который может быть выполнен в виде последовательного регистра, содержащего ячеек памяти, с нумерацией ячеек памяти справа налево, и встроенных сумматоров по модулю два. В состав АСП входят 2 ПЭ, имеющие по входов. Места включения сумматоров по модулю два в регистр и подключение входов ПЭ определяются ненулевыми членами порождающих полиномов .

Пороговое декодирование ССК выполняется с использованием обратной связи в АСП. При этом одновременно с декодированием информационных символов происходит коррекция синдромных символов, использованных при формировании сигнала коррекции. Это выполняется с целью устранения влияния ненулевых символов синдрома на правильное принятие решения при декодировании последующих информационных символов.

Функциональная электрическая схема АСП для рассчитанного ССК имеет следующее построение (рисунок 4.6.).

Рисунок 4.6 - Функциональная электрическая схема АСП

5. РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ КОДЕКА ССК

5.1 Выбор и обоснование элементной базы

Выбор элементной базы производится по следующим правилам [6]:

верхняя граничная частота ИМС должна быть в 2 - 3 раза больше максимальной тактовой частоты проектируемого кодека;

минимальное потребление электроэнергии;

большой набор функциональных элементов в выбираемой серии ИМС;

большая степень интеграции.

Максимальная тактовая частота проектируемого кодека определяется в соответствии с выходной скоростью передачи информации проектируемого кодека:

(Мбит/с). Следовательно, максимальная тактовая частота проектируемого кодека (МГц).

Таким образом, для стабильной работы кодека необходимо, чтобы верхняя граничная частота ИМС составляла порядка 50 - 75 МГц.

Наиболее подходящими характеристиками обладают цифровые интегральные микросхемы ТТЛШ серии КР1533. К основным относятся следующие характеристики:

1. Стандартные ТТЛ входные и выходные уровни сигналов.

2. Напряжение питания 5,0 В 10%.

3. Задержка на вентиль 4нс.

4 .Тактовая частота до 100 МГц.

5. Мощность потребления на вентиль 1 мВт.

6. Выходной ток нагрузки низкого уровня до 24 мА.

7. Выходной ток нагрузки высокого уровня до 15 мА.

8. Гарантированные характеристики в широком диапазоне температур.

9. Высокая устойчивость к статическому электричеству.

10. Широкий набор микросхем.

5.2 Разработка принципиальных схем функциональных блоков

При разработке принципиальных электрических схем функциональных блоков кодека необходимо выполнение следующих требований [2]:

1. Простота схемотехнических решений.

2. Патентная чистота схемотехнических решений или оригинальность данных решений.

3. Наличие встроенных автоматизированных систем технического контроля и диагностики кодека.

4. Минимальный объем оборудования кодека.

Принципиальные электрические схемы кодера и декодера представлены в приложении 1 и приложении 2 соответственно.

КРИ-1/2 КРИ-1/3

Эти блоки могут быть реализованы с помощью следующих интегральных микросхем (ИМС): КР1533ИЕ5, КР1533ЛИ3, КР1533ТМ8.

Микросхема КР1533ИЕ5 представляет собой четырехразрядный двоично-десятичный счетчик, микросхема КР1533ЛИ3 - три идентичных трехвходовых логических элемента 3И со стандартными выходами ТТЛ. Конструктивно связанные микросхемы КР1533ЛИ3 и КР1533ИЕ5 используются для реализации делителя частоты на семь и на восемь для КРИ-1/7 КРИ-1/8 соответственно. Распределение входящей последовательности осуществляется с использованием 4 микросхем КР1533ТМ8, каждая из которых представляет собой четыре синхронных D-триггеров с прямыми и инверсными выходами. Принципиальная схема КРИ 1/2 представлена на рисунке 5.1.

Рисунок 5.1 - Принципиальная схема КРИ 1/2

ФПСк и ФПСд

Данные блоки реализованы на следующих ИМС: КР1533ТМ8 и КР1533ЛП5.

Микросхема КР1533ЛП5 содержит четыре независимых элемента “исключающее ИЛИ” со стандартными выходами ТТЛ. Принципиальная схема ФПСк приведена на рисунке 5.2.

КОИ 3/1 и КОИ 2/1

Эти блоки реализованы на ИМС КР1533КП7, КР1533ЛН1, КР1533ИЕ5.

Микросхема КР1533КП7 представляет собой селектор-мультиплексор 8 к 1 и в зависимости от кода, установленного на адресных входах А1 - А3, разрешает прохождение сигнала на выходы Y и только одного из восьми информационных входов D0 - D7, при этом на входе стробирования должно быть установлено напряжение низкого уровня U0, КР1533ЛН1 - шесть элементов НЕ. Принципиальная схема КОИ 3/1 приведена на рисунке 5.3.



Рисунок 5.3 - Принципиальная схема КОИ 3/1

АСП и ФСП

Блок АСП реализуется с использованием ИМС КР1533ТМ8 и КР1533ЛП5. Принципиальная электрическая схема ПЭ декодера ССК может быть выполнена с применением ИМС КР1533ЛИ1.

Блок ФСП реализован на одной микросхеме КР1533ЛП5.

Принципиальная схема АСП с двумя ПЭ представлена на рисунке 5.4.

Рисунок 5.4 - Принципиальная схема АСП

Корректор ошибок

Корректор ошибок (КО) декодера выполняется в виде семи регистров сдвига, каждый из которых содержит 7 ячеек памяти. Коррекция информационных символов может осуществляться с применением микросхем КР1533ТМ9 и одного сумматора по модулю два микросхемы КР1533ЛП5. Принципиальная схема КО представлена на рисунке 5.5.

ЗАКЛЮЧЕНИЕ

Современный мир телекоммуникаций развивается стремительными темпами. Данный курсовой проект позволил ознакомиться с одним из перспективных направлений повышения качества и достоверности передаваемой информации посредством использования современных средств помехоустойчивого кодирования.

Основной целью курсового проекта являлась разработка структурных и функциональных схем кодера и декодера, а также принципиальной схемы декодера самоортогонального сверточного кода с алгоритмом порогового декодирования по заданным параметрам.

Разработанная принципиальная схема декодера ССК ПД построена с применение современной элементной базы, включающей цифровые интегральные схемы большой степени интеграции и обладающие высоким быстродействием.

Достоинствами свёрточных кодов являются высокая корректирующая способность, минимальная задержка информации при декодировании, минимальная сложность реализации кодеков. Но при использовании высокоскоростных ССК увеличивается сложность реализации кодеков. Эта проблема может быть решена с помощью аппаратно - программных средств, то есть на основе широкого применения больших интегральных схем и микропроцессорных систем.

СПИСОК ЛИТЕРАТУРЫ

1. Королев А. И. Методические указания и задание к курсовому проекту по дисциплине «Системы документальной электросвязи» для студентов специальности «Телекоммуникационные системы» специализаций «Системы автоматической коммутации»; «Сети и устройства телекоммуникаций» заочной формы обучения. - Мн.: БГУИР, 1999. - 31 с.

2. Конопелько В. К., Липницкий В. А., Дворников В. Д. и др. Теория прикладного кодирования: Учеб. Пособие. В 2 т. Т. 2. - Мн.: БГУИР, 2004. - 398 с.: ил.

3. Блейхут Р. Теория и практика кодов, контролирующих ошибки: Пер. с англ. И. И. Грушко и В. М. Блиновского/ Под ред. К. Ш. Зигангирова. - М.: Мир, 1986. - 578 с.

4. Месси Дж. Пороговое декодирование: Пер. с англ. Ю. Л. Сагаловича/ Под ред. Э. Л. Блоха. - М.: Связь, 1966. - 208 с.

5. Кассами Т., Токура Н, Ивадари Е. и др.. Теория кодирования: Пер. с японского А. В. Кузнецова/ Под ред. Б. С. Цыбакова. - М.: Мир, 1978. - 576с.

6. Богданович М. И., Грель И. Н., Дубина С. А. и др.. Цифровые интегральные микросхемы. - Мн: Беларусь, Полымя, 1996. - 128 с.

Размещено на Allbest.ru