148-149Идентификатор класса монитора. В процессе программного прерывания вследствие мониторного события идентификатор класса монитора записывается в ячейку 149, а в ячейку 148 записываются нули. В это поле может производиться запись как в режиме BC, так и в режиме EC.

150-151Код PER. В процессе программного прерывания вследствие программных событий код регистрации программных событий записывается в биты 0-3 ячейки 150, а в биты 4-7 этой ячейки и в ячейку 151 записываются нули.

Запись в это поле может производиться только тогда, когда команда, вызвавшая условие PER, выполнялась под управлением PSW, в котором был задан режим EC.

152-155Адрес PER. В процессе программного прерывания вследствие программных событий адрес команды, вызвавшей это событие, записывается в ячейки 153-155, а в ячейку 152 записываются нули.

Запись в это поле может производиться только тогда, когда команда, вызвавшая условие PER, выполнялась под управлением PSW, в котором был задан режим EC.

156-159Код монитора. Во время программного прерывания вследствие мониторного события код монитора записывается в ячейки 157-159, а в ячейку 156 записываются нули. Запись в это поле производится как в режиме BC, так и в режиме EC.

168-171Идентификатор канала. Четырехбайтовый идентификатор канала записывается в процессе выполнения команды ЗАПИСЬ ИДЕНТИФИКАТОРА КАНАЛА в ячейки 168-171.

172-175Адрес области IOEL. Выборка адреса области расширенной регистрации ввода-вывода производится в процессе операции расширенной регистрации ввода-вывода из ячеек 172-175.

176-179Ограниченная регистрация состояния канала. Информация ограниченной регистрации состояния канала записывается в ячейки 176-179. Запись в поле выполняется только, когда произошла запись CSW или его части. Запись осуществляется в режимах BC и EC.

185-187Адрес ввода-вывода. В процессе прерываний ввода-вывода, происходящих в режиме EC, двухбайтовый адрес ввода-вывода записывается в ячейки 186-187, а в ячейку 185 записываются нули.

216-511Код прерывания от схем контроля, область сохранения и область регистрации. В ячейки 216-239 и 248-511 информация может записываться в процессе прерываний от схем контроля, а в ячейки 256-351 - в процессе прерываний ввода-вывода. Кроме того, содержимое ячеек 256-351 изменяется в любой момент времени в зависимости от значений бита в регистре 14, управляющего асинхронной фиксированной регистрацией.

Абсолютная основная память

В табл. 6.9 показаны формат и размеры постоянно распределенных областей в абсолютной области. Эти области описываются ниже; описание относится как к режиму BC, так и к режиму EC.

Таблица 6.8. Распределение абсолютной основной памяти

Адрес	Название поля
шестнадцатеричный	десятичный
0 4	0 4	PSW начальной загрузки программ
8 C	8 12	CCW1 начальной загрузки программ
10 14	16 20	CCW2 начальной загрузки программ
18 ... D4	24 ... 212
D8 DC	216 220	Область сохранения таймера CPU при записи состояния
E0 E4	224 228	Область сохранения компаратора при записи состояния
E8 … FC	232 … 252
100 104	256 260	Область сохранения PSW при записи состояния
108	264	Область сохранения префикса при записи состояния
10C	268	Область моделезависимых средств при записи состояния
110 ... 15C	272 … 348
160 … 17C	352 … 380	Область сохранения регистров с плавающей точкой при записи состояния
180 … 1BC	384 … 444	Область сохранения общих регистров при записи состояния
1C0 … 1FC	448 … 508	Область сохранения управляющих регистров при записи состояния

0-7IPL PSW. Первые 8 байтов, считываемые в ходе выполнения первой операции чтения процедуры начальной загрузки программ (IPL), записываются в ячейки 0-7. Содержимое этих ячеек используется в качестве нового PSW после завершения процедуры IPL. Эти ячейки могут также использоваться как временная память при инициализации процедуры IPL.

8-15IPL CCW1. Байты 8-15, читаемые в ходе выполнения первой операции чтения процедуры IPL, записываются в ячейки 8-15. Обычно содержимое этих ячеек используется в качестве второго CCW в цепочке CCW процедуры IPL после завершения первой операции чтения.

16-23IPL CCW2. Байты 16-23, считываемые в ходе выполнения первой операции чтения процедуры IPL, записываются ячейки 16-23. Содержимое этих ячеек может быть использовано в качестве третьего CCW в цепочке CCW процедуры IPL после завершения первой операции чтения.

216-511Область сохранения для записи состояния. Информация записывается в ходе операции записи состояния в ячейки 216-231, 256-271 и 352-511. Если некоторая часть области сохранения предназначена для записи информации о состоянии, связанной со средствами, которые на данной вычислительной установке отсутствуют, то содержимое этой части области остается неизменным.

Глава 7. Мультипроцессирование

Мультипроцессирование осуществляет взаимосвязь процессоров с помощью общего поля основной памяти, обеспечивая повышение готовности системы, а также разделение данных и ресурсов. Мультипроцессирование предполагает следующие возможности:

а) разделение основной памяти;

б) префиксацию;

в) межпроцессорную сигнализацию;

г) синхронизацию часов.

Эти возможности связаны с введением дополнительных условий внешних прерываний (внешний вызов, экстренный сигнал, нарушение синхронизации часов и оповещение о сбое), масок для этих условий и бита синхронизации часов в управляющих регистрах, а также команд УСТАНОВИТЬ ПРЕФИКС, СИГНАЛ ПРОЦЕССОРУ, ЗАПИСЬ В ПАМЯТЬ ПРЕФИКСА. Дополнительные условия внешних прерываний описаны в главе 6, маски и бит синхронизации часов - в главе 4, а перечисленные команды - в главе 8.

Если процессор оснащен средствами мультипроцессирования, на пульт управления системой возлагаются дополнительные функции. Эти функции связаны с органами управления конфигурацией, кнопкой разрешения очистки, кнопкой загрузки, кнопкой сброса и переключателем часов.

В мультипроцессорной системе каждый канал подключен к одному процессору. Только один процессор может начать операцию ввода-вывода на данном канале, и к этому процессору будут направляться все запросы на прерывания.

7.1 Разделение основной памяти

Разделение основной памяти обеспечивает доступ более чем одного процессора к общим ячейкам основной памяти. Все процессоры, имеющие доступ к общей ячейке основной памяти, имеют доступ ко всему 2048-байтовому блоку, содержащему эту ячейку, и к соответствующему ключу памяти. Все процессоры обращаются к общей ячейке основной памяти, используя один и тот же абсолютный адрес.

7.2 Префиксация

Если процессор оснащен средствами мультипроцессирования, большинство адресов при обращении этого процессора к памяти преобразуются механизмом, который называется префиксацией. Все адреса, подвергающиеся этому преобразованию, называются реальными адресами. Адреса памяти, не подлежащие префиксации, а также все уже преобразованные этим механизмом адреса (независимо от того, изменились они или нет) называются абсолютными.

В результате вычисления абсолютного адреса реальные адреса со значениями от 0 до 4095 заменяются 4096 значениями адресов блока, который начинается по адресу, указанному в регистре префикса. Все другие реальные адреса остаются неизменными.

Реальные адреса с нулевого по 4095-й - это адреса постоянно распределенных ячеек памяти, которые неявно формируются процессором или каналами, и адреса, которые могут быть заданы программой, когда не используются базовый адрес и индекс. Префиксация позволяет сопоставить этому блоку реальной памяти отдельный для каждого процессора блок абсолютной основной памяти так, что процессоры могут действовать одновременно с минимальным взаимным влиянием, в частности при обработке прерываний.

Поскольку механизм префиксации заменяет одни реальные адреса другими реальными адресами, каждому процессору доступна вся абсолютная основная память, включая первые 4096 байтов и область с абсолютными адресами, в которые преобразуются реальные адреса 0-4095 при обращении от другого процессора.

Соотношение между реальными и абсолютными адресами показано на рис. 7.1.

Префикс - это 12-разрядная величина, помещается в регистр префикса, имеющий следующий формат:

+--------------------------------------+

¦ //////// ¦ ¦ ///////// ¦

+--------------------------------------+

0 7 8 20 21 31

В регистр префикса содержимое заносится командой УСТАНОВИТЬ ПРЕФИКС, а из регистра в основную память пересылается командой ЗАПИСЬ В ПАМЯТЬ ПРЕФИКСА. При занесении в регистр биты, соответствующие позициям 0-7 и 20-31 регистра префикса, игнорируются. При записи префикса в память эти биты устанавливаются в нуль. В исходном состоянии во все позиции регистра префикса записываются нули.

Префиксация осуществляется при всех обращениях к основной памяти и ключам памяти, кроме обращений процессора к постоянно распределенным областям во время записи состояния и обращений канала к области расширенной регистрации состояния, к области вводимых или выводимых данных, к словам косвенной адресации данных и к командам канала.

Если используются средства динамической переадресации, префиксация выполняется после преобразования адреса механизмом динамической переадресации. Префиксация не зависит от режима управления.

Префиксация преобразует адреса следующим образом:

а) если биты 8-19 адреса памяти содержат нули, то они заменяются битами 8-19 префикса;

б) если биты 8-19 адреса памяти равны битам 8-19 префикса, то они заменяются нулями;

в) если не все биты 8-19 адреса памяти равны нулю и не равны битам 8-19 префикса, то они не изменяются.

Во всех случаях биты 20-31 адреса памяти остаются неизменными.

Префиксация преобразует только адрес, поступивший в устройство управления памятью; источник адреса не изменяется.

Различие между реальным и абсолютным адресом формально сохраняется даже в тех случаях, когда префиксация не задана или если регистр префикса содержит нули. В обоих этих случаях реальный и соответствующий ему абсолютный адрес совпадают.

7.3 Сигнализация между процессорами

Мультипроцессорная сигнализация обеспечивает связь между процессорами с помощью команды СИГНАЛ ПРОЦЕССОРУ. Эта сигнализация предусматривает передачи и прием кода приказа, расшифровку набора кодов, закрепленных за приказами, выполнение заданного приказа и ответ процессору, пославшему сигнал.

Если процессор снабжен средствами сигнализации, он может с помощью команды СИГНАЛ ПРОЦЕССОРУ обратиться к самому себе. Все приказы при этом выполняются согласно их определению.

Приказы

Для связи процессоров в мультипроцессорной системе предусмотрены 12 приказов. Приказы определяются битами 24-31 адреса второго операнда в команде СИГНАЛ ПРОЦЕССОРУ и кодируются следующим образом:

Код	Приказ
00	Не определен
01	Уточнить состояние
02	Внешний вызов
03	Экстренный сигнал
04	Пуск
05	Стоп
06	Повторный пуск
07	Начальный программный сброс
08	Программный сброс
09	Останов и запись состояния
0A	Начальная загрузка микропрограмм
0B	Начальный сброс процессора
0C	Сброс процессора
0D … FF	Не определены

Приказы определяются следующим образом.

Уточнить состояние. Адресованный процессор передает процессору, выдавшему приказ, информацию о своем состоянии. Значение битов этой информации определено в подразделе “Биты состояния” раздела 7.3. Этот приказ не вызывает никаких других действий в адресованном процессоре. Если не все биты состояния равны нулю, то информация о состоянии заносится в общий регистр, указанный полем R₁, и устанавливается признак результата 1. Если все биты состояния равны нулю, устанавливается признак результата 0.

Внешний вызов. В адресованном процессоре возникает условие внешнего прерывания с признаком внешнего вызова. Во время выполнения команды СИГНАЛ ПРОЦЕССОРУ запрос на прерывание остается в ожидании обработки. Соответствующее прерывание происходит тогда, когда в процессоре разрешено прерывание по этому условию, и не обязательно во время выполнения команды СИГНАЛ ПРОЦЕССОРУ, вызвавшей его возникновение. Когда прерывание происходит, записываются код прерывания и адрес процессора, пославшего сигнал. В каждый момент в процессоре может находиться в состоянии ожидания только одно условие внешнего вызова.

Экстренный сигнал. В адресованном процессоре возникает условие внешнего прерывания “экстренный сигнал”. Во время выполнения команды СИГНАЛ ПРОЦЕССОРУ запрос на прерывание сохраняется в ожидании обработки. Соответствующее прерывание происходит тогда, когда в процессоре разрешено прерывание по этому условию, причем не обязательно во время выполнения команды, вызвавшей его возникновение. Когда прерывание происходит, записываются код прерывания и адрес процессора, пославшего сигнал. В каждый момент времени в принимающем процессоре может находиться в состоянии ожидания по одному условию экстренного сигнала от каждого процессора мультипроцессорной системы, включая сигнал от самого принимающего процессора.

Пуск. Адресованный процессор переходит в состояние “работа”. Процессор не обязательно переходит в состояние “работа” во время выполнения команды СИГНАЛ ПРОЦЕССОРУ. Если в момент приема приказа процессор уже находится в состоянии “работа”, приказ не вызывает в принимающем процессоре никаких действий.

Стоп. Адресованный процессор переходит в состояние “стоп”. Это состояние описано в подразделе “Состояние “стоп/работа”” раздела 4.1. Процессор не обязательно переходит в состояние “стоп” во время выполнения команды СИГНАЛ ПРОЦЕССОРУ. Если в момент приема приказа принимающий процессор уже находится в состоянии “стоп”, приказ не вызывает в нем никаких действий.

Повторный пуск. Адресованный процессор выполняет повторный пуск (раздел 6.7). Повторный пуск не обязательно выполняется процессором за время выполнения команды СИГНАЛ ПРОЦЕССОРУ.

Начальный программный сброс. Адресованный процессор выполняет начальный программный сброс (подраздел “Сбросы” раздела 4.14). Выполнение этого сброса не воздействует на другие процессоры и на каналы, подключенные к процессору, выполняющему сброс. Операция сброса не обязательно завершается за время выполнения команды СИГНАЛ ПРОЦЕССОРУ.

Программный сброс. Адресованный процессор выполняет программный сброс (подраздел “Сбросы” раздела 4.14). Выполнение этого сброса не воздействует на другие процессоры и на каналы, не подключенные к процессору, выполняющему сброс. Операция сброса не обязательно завершается за время выполнения команды СИГНАЛ ПРОЦЕССОРУ.

Остановиться и записать состояние. Адресованный процессор переходит в состояние “стоп”, а затем производит запись состояния (состояния “стоп” и “работа”, а также операции останова и записи состояния описаны в главе 4). Не только запись состояния, но и переход в состояние “стоп” не обязательно завершаются за время выполнения команды СИГНАЛ ПРОЦЕССОРУ.

Начальная загрузка микропрограмм (IMPL). Адресованный процессор выполняет начальный программный сброс, а затем инициирует начальную загрузку микропрограмм. Последняя операция не отличается от операции, которая выполняется как часть ручной начальной загрузки микропрограмм. Если на адресованном процессоре начальная загрузка микропрограмм не предусмотрена, то код приказа рассматривается как неопределенный и ошибочный. Эта операция не обязательно завершается за время выполнения команды СИГНАЛ ПРОЦЕССОРУ.

Начальный сброс процессора. Адресованный процессор выполняет начальный сброс процессора (подраздел “Сбросы” раздела 4.14). Выполнение этого сброса не оказывает воздействия на другие процессоры и не вызывает сброса в каналах, в том числе и в подключенных к адресованному процессору, который должен выполнить сброс. Операция сброса не обязательно завершается за время выполнения команды СИГНАЛ ПРОЦЕССОРУ.

Сброс процессора. Адресованный процессор выполняет сброс процессора (подраздел “Сбросы” раздела 4.14). Выполнение этого сброса не воздействует на другие процессоры и не вызывает сброса в каналах, в том числе и в подключенных к адресованному процессору, который должен выполнить сброс. Операция сброса не обязательно завершается за время выполнения команды СИГНАЛ ПРОЦЕССОРУ.

Условия, определяющие ответ

Условия, препятствующие интерпретации кода приказа

Приведенные ниже ситуации определяют ход выполнения приказов. Ситуации перечислены в порядке приоритетов, определяющих, какая из этих ситуаций, если они встретятся одновременно, будет распознана при попытке выполнить приказ.

1. Пути доступа к адресованному процессору заняты, так как средства сигнализации между процессорами используются другой командой СИГНАЛ ПРОЦЕССОРУ. Эта вторая команда может быть выдана адресованным процессором или адресованному процессору либо процессором или процессору, который направил рассматриваемый приказ. Приказ отвергается. Устанавливается признак результата 2.

2. Адресованный процессор не работоспособен, т.е. адресованный процессор вообще отсутствует в системе, не подключен к обращающемуся процессору или у него отключено питание. Приказ отвергается. Устанавливается признак результата 3.

3. В адресованном процессоре имеет место одно из следующих условий:

а) принят к выполнению один из ранее выданных приказов, например “пуск”, “стоп”, “повторный пуск” или “остановиться и записать состояние”, и выполнение этого приказа еще не завершилось;

б) с пульта начато выполнение операций ручного пуска, останова, повторного пуска или записи состояния и эти операции еще не завершились;

в) с пульта начата процедура начальной загрузки программы и завершена только часть операции, соответствующая сбросу (загрузка программы не завершена).

Если при этом в качестве приказа выдан такой приказ, как “уточнить состояние”, “внешний вызов”, “экстренный сигнал”, “пуск”, “стоп”, “повторный пуск” или “остановиться и записать состояние”, то этот приказ отвергается и устанавливается признак результата 2. Если выдан приказ начальной загрузки микропрограмм, один из приказов на сброс или же неопределенный либо не реализуемый в данной установке приказ, то код приказа интерпретируется так, как это описано ниже в подразделе “Биты состояния”.

4. В адресованном процессоре имеет место одно из следующих условий:

а) адресованный процессор принял к выполнению один из таких ранее выданных приказов, как “начальный программный сброс”, “программный сброс”, “начальная загрузка микропрограмм”, “начальный сброс процессора” или “сброс процессора”, и выполнение этого приказа еще не завершилось;

б) на адресованном процессоре с пульта начата и еще не завершилась процедура сброса или начальной загрузки микропрограмм. В данном случае под процедурой сброса имеется в ввиду и соответствующая часть процедуры начальной загрузки программ.

Если при этом одновременно выдан приказ “уточнить состояние”, “внешний вызов”, “экстренный сигнал”, “пуск”, “стоп”, “повторный пуск” или “остановиться и записать состояние”, то приказ отвергается и устанавливается признак результата 2. Если выдан приказ “начальная загрузка микропрограмм”, один из приказов на сброс или же неопределенный либо не реализуемый в данной установке приказ, то или приказ отвергается и устанавливается признак результата 2, или код приказа интерпретируется, как это описано ниже в подразделе “Биты состояния”.

Если имеют место условия, описанные выше в пунктах 3 и 4, адресованный процессор считается занятым. То, что процессор занят, не индицируется, если он находится в состоянии “стоп при сбое” или имеет место условие вмешательство оператора. Обычно процессор бывает занятым в течение недолгого промежутка времени, однако условия, описанные выше в пункте 3, могут существовать неопределенно долго по причине нескончаемой последовательности прерываний или недействительного адреса в регистре префикса. Однако в этом случае процессор не является занятым для любого из приказов сброса или начальной загрузки микропрограмм.

Биты состояния

Как направляющий приказ, так и адресованные процессоры могут индицировать свою реакцию на этот приказ с помощью восьми признаков состояния. Эти признаки состояния и соответствующие им биты общего регистра, номер которого указан в поле R₁ команды СИГНАЛ ПРОЦЕССОРУ, определяются следующим образом:

Позиция	Признак состояния
0	Сбой оборудования
1-23	Не определены, записываются нули
24	Ждущий внешний вызов
25	Стоп
26	Вмешательство оператора
27	Стоп при сбое
28	Не готов
29	Не определен; записывается нуль
30	Недействительный приказ
31	Сбой в принимающем процессоре

Признак состояния, соответствующий позиции 0, формируется процессором, выполняющим команду СИГНАЛ ПРОЦЕССОРУ. Признаки состояния, соответствующие позициям 24-31, формируются адресованным процессором.

Адресованный процессор сообщает свое состояние процессору, выдающему приказ, в том случае, если путь доступа к адресованному процессору не занят, этот процессор работоспособен, а также не занят по отношению к заданному приказу. Имеются два типа признаков состояния:

1. Биты состояния 24-28 указывают на наличие соответствующих состояний в адресованном процессоре во время получения кода приказа. За исключением ответа на приказ “уточнить состояние”, каждое состояние индицируется только в тех случаях, когда оно препятствует успешному выполнению приказа. В случае же приказа “уточнить состояние” производится индикация всех имеющих место признаков состояния; признаки вмешательства оператора и неготовности индицируются, если эти состояния препятствуют выполнению любого приказа, предусмотренного на данном процессоре.

2. Биты состояния 30 и 31 указывают, что соответствующие состояния обнаружены на адресованном процессоре во время приема приказа.

Если все представленные биты состояния равны нулю, это означает, что адресованный процессор принял приказ и в направляющем приказ процессоре устанавливается признак результата 0; если не все представленные биты состояния равны нулю, то это означает, что адресованный процессор отверг приказ и биты состояния записываются в общий регистр посылающего процессора, определяемый полем R₁ команды СИГНАЛ ПРОЦЕССОРУ; в биты 0-23 регистра записываются нули и устанавливается признак результата 1.

Если имеется признак сбоя оборудования, то в бит 0 общего регистра, определяемого полем R₁ команды СИГНАЛ ПРОЦЕССОРУ, заносится единица, в биты 1-23 заносятся нули, а содержимое битов 24-31 непредсказуемо.

При этом независимо от того, работоспособен ли адресуемый процессор, занят ли путь доступа к нему и все ли представленные биты состояния равны нулю, всегда устанавливается признак результата 1.

Ниже дается определение признаков состояния.

Сбой оборудования. Это состояние возникает, когда в процессоре при выполнении команды обнаруживается неисправность оборудования, которая влияет только на выполнение этой команды и связанного с ней приказа. Код приказа не обязательно будет передан и не обязательно принят, а биты состояния, вырабатываемые адресованным процессором, могут быть ошибочными.

Ждущий внешний вызов. Это состояние имеет место, если в адресованном процессоре из-за обработки ранее выданной команды СИГНАЛ ПРОЦЕССОРУ откладывается обработка условия внешнего прерывания “внешний вызов”. Условие существует с момента приема приказа “внешний вызов” и до завершения выполнения вызываемого этим условием внешнего прерывания. Это состояние может возникнуть в результате действий как процессора, выдавшего приказ, так и другого процессора. Индикация этого состояния, если оно имеет место, производится только в ответ на приказы “уточнить состояние” и “внешний вызов”.

Стоп. Это состояние имеет место, если адресованный процессор находится в состоянии “стоп”. Индикация этого состояния, если оно наблюдается, производится только в ответ на приказ “уточнить состояние”.

Вмешательство оператора. Это состояние имеет место, если адресованный процессор выполняет определенные действия, инициированные с пульта или удаленной панели управления системой. Какая конкретно операция, начатая с пульта, вызывает рассматриваемое состояние, зависит от модели и приказа. Индикация этого состояния, если оно наблюдается, может производиться в ответ на все приказы. Индикация вмешательства оператора производится в ответ на приказ “уточнить состояние”, если это состояние имеет место и препятствует принятию любого из реализуемых в данной установке приказов. Возможна индикация этого состояния также и в ответ на неопределенные или не реализуемые в данной установке приказы.

Стоп при сбое. Это состояние имеет место, если адресованный процессор находится в состоянии “стоп при сбое”. Индикация этого состояния, если оно наблюдается, производится только в ответ на приказы “уточнить состояние”, “внешний вызов”, “экстренный сигнал”, “пуск”, “стоп”, “повторный пуск” и “остановиться и записать состояние”. Возможна индикация этого состояния также в ответ на неопределенные или не реализуемые в данной установке приказы.

Не готов. Это состояние имеет место, когда адресованный процессор использует перезагружаемую управляющую память для выполнения приказа, а требуемая микропрограмма в нее не загружена. Индикация состояния “не готов” может производиться в ответ на все приказы, кроме IMPL.

Некорректный приказ. Это состояние существует во время обмена сигналами, связанного с выполнением команды СИГНАЛ ПРОЦЕССОРУ, если адресованный процессор принимает неопределенный или не реализуемый в данной установке приказ.

Сбой в принимающем процессоре. Это состояние имеет место, если во время обмена сигналами, связанного с выполнением команды СИГНАЛ ПРОЦЕССОРУ, в адресованном процессоре обнаруживается неисправность оборудования. Если произошла индикация этого состояния, то приказ не выполняется и, поскольку сбой, возможно, повлиял на формирование других битов состояния, эти биты могут иметь неправильные значения. Условие прерывания от схем контроля на адресованном процессоре может не возникнуть.

Следующая таблица показывает, какие состояния будут представлены процессору, выдавшему приказ, в зависимости от кода этого приказа.

	Ждущий внешний вызов	Стоп	Вмешательство оператора 1	Стоп при сбое	Не готов	Недействительный приказ	Сбой в принимающем процессоре 2
Уточнить состояние	Х	х	х	х	х	0	х
Внешний сигнал	Х	0	х	х	х	0	х
Экстренный вызов	0	0	х	х	х	0	х
Пуск	0	0	х	х	х	0	х
Стоп	0	0	х	х	х	0	х
Повторный пуск	0	0	х	х	х	0	х
Начальный программный сброс	0	0	х	0	х	0	х
Программный сброс	0	0	х	0	х	0	х
Остановиться и записать состояние	0	0	х	х	х	0	х
Начальная загрузка микропрограмм 3	0	0	х	0	0	0	х
Начальный сброс процессора 3	0	0	х	0	х	0	х
Сброс процессора 3	0	0	х	0	х	0	х
Приказ не определен	0	0	0/х	х	х	1	х
1 Текущее состояние признака вмешательства оператора может зависеть от интерпретируемого кода приказа. 2 Если в позиции, соответствующей сбою в принимающем процессоре, устанавливается единица, то значения других позиций могут оказаться неверными. 3 Если приказ реализован в адресованном процессоре, то следует использовать соответствующую строку таблицы; в противном случае - строку “Приказ не определен”. Обозначения 0 - в данной позиции устанавливается нуль независимо от текущего состояния; 1 - в данной позиции устанавливается единица; X - в данной позиции устанавливается 0 или 1 в зависимости от наличия соответствующего состояния; 0/X - либо устанавливается нуль, либо отражается текущее состояние соответствующего признака.

Если все представленные биты состояния равны нулю, то приказ принят к исполнению и в процессоре, выдавшем приказ, устанавливается признак результата 0. Если среди представленных битов состояния имеются единичные, то это означает, что приказ отвергнут, причем в этом случае в процессоре, выдавшем приказ, устанавливается признак результата 1 и в регистр, определенный полем R₁ команды СИГНАЛ ПРОЦЕССОРУ, записываются биты состояния.

Замечания по программированию

Адресуя команду СИГНАЛ ПРОЦЕССОРУ самому себе, процессор может использовать следующие возможности:

1. Приказ “уточнить состояние”, позволяющий обнаружить, имеется ли ждущее условие внешнего вызова.

2. Приказы “внешний вызов” и “экстренный сигнал”, вызывающие соответствующее условие прерывания. Приказ “внешний вызов” может быть отвергнут из-за ранее сформированного признака внешнего вызова.

3. Приказ “пуск”, устанавливающий признак результата 0 и не вызывающий никаких других действий.

4. Приказ “стоп”, устанавливающий признак результата 0, вызывающий выполнение разрешенных ждущих прерываний и переход в состояние “стоп”.

5. Приказ “повторный пуск”, позволяющий записать в память текущее PSW.

Два процессора могут одновременно выполнять команду СИГНАЛ ПРОЦЕССОРУ, адресуясь друг к другу. При этом только один процессор может обнаружить, что путь доступа занят передачей приказа или битов состояния, связанных с выполнением команды SIGP другим процессором. С другой стороны, оба процессора могут обнаружить, что путь доступа свободен, и передать приказы друг другу. В частности, оба процессора могут одновременно вызывать друг у друга останов, повторный пуск или сброс.

Синхронизация часов

В вычислительных установках, содержащих более одного процессора, в зависимости от модели каждый из процессоров может иметь свои часы или же несколько процессоров могут совместно использовать одни часы. В любом случае каждый процессор имеет доступ к одним часам. Изменение конфигурации не влияет ни на содержимое часов, ни на то, к каким часам процессор имеет доступ.

Если на установке с данной конфигурацией имеется несколько часов, то они синхронизированы так, что их содержимое увеличивается с одной и той же скоростью. С той же скоростью уменьшается содержимое таймера CPU.

Средства синхронизации часов в процессоре позволяют с помощью единой, не зависящей от модели программы синхронизации часов обслуживать установки как с одними, так и с несколькими часами. Кроме того, средства синхронизации совместно с супервизорной программой синхронизации часов обеспечивают фактически единые часы для всей мультипроцессорной системы, а именно все программы, одновременно обращающиеся к часам на разных процессорах, получают одно и то же показание времени.

Синхронизация обеспечивается проверкой того, что содержимое младших 32 битов всех часов в мультипроцессорной системе изменяется в одно и то же время, а также тем, что стоявшие часы начинают идти в ответ на сигнал от других часов. Отсутствие синхронизации вызывает внешнее прерывание по условию нарушения синхронизации часов. Управление синхронизацией осуществляется с помощью бита управления синхронизацией (разряда 2 управляющего регистра 0; см. разделы 6.5 и 4.10).

Замечания по программированию

Если бит управления синхронизацией часов установлен в единицу, то стоящие часы начинают идти, как только заносятся нули в биты 32-63 любых идущих в системе часов. Это позволяет программно синхронизировать все часы с любыми конкретными часами, не требуя, чтобы оператор выбрал “главные часы” как источник синхронизирующих импульсов. Супервизорная программа синхронизации часов должна проверять синхронность старших битов и обеспечивать эту синхронность, передавая их значения в часы, подлежащие синхронизации.

Адрес процессора

Каждому процессору в мультипроцессорной системе присваивается собственный адрес. При обращении к процессору по команде СИГНАЛ ПРОЦЕССОРУ адрес процессора записывается в соответствующее поле этой команды. Если процессор посылает оповещение о сбое, экстренный сигнал или внешний вызов, то его адрес записывается в специальное поле адреса процессора в ходе прерывания. Адрес присваивается процессору во время монтажа вычислительной установки и не зависит от изменений конфигурации. Программа имеет доступ к адресу процессора с помощью команду ЗАПИСЬ В ПАМЯТЬ АДРЕСА ПРОЦЕССОРА.

Глава 8. Команды управления системой

В состав команд управления системой входят все привилегированные команды, описание которых имеется в этой книге, за исключением команд ввода-вывода, рассматриваемых в гл. 13.

Все команды управления системой, их мнемонические обозначения (мнемоника), форматы и коды операций в приведены в табл. 8.1. В ней отмечено, устанавливается ли признак результата и какие особые случаи, связанные с данными, результатами или кодированием операндов команды, вызывают программное прерывание.

Примечание. Одновременно с подробным описанием каждой команды приводится мнемонические и символические обозначения операндов, принятые в языке Ассемблера системы IBM/370. Например, для команды ЗАГРУЗКА PSW мнемоника имеет вид LPSW, а D₂(B₂) является обозначением операнда.

Таблица 8.1.Команды управления системой

Название

Мнемоническое обозначение

Характеристики

Машинный код

ДИАГНОСТИКА

M

DM

83

ПРОЧИТАТЬ КЛЮЧ PSW

IPK

S

PK

M

R

B20B

ПРОЧИТАТЬ КЛЮЧ ПАМЯТИ

ISK

RR

M

A1

SP

R

09

ЗАГРУЗКА УПРАВЛЕНИЯ

LCTL

RS

M

A

SP

B7

ЗАГРУЗКА PSW

LPSW

S

L

M

A

SP

82

ЗАГРУЗКА РЕАЛЬНОГО АДРЕСА

LRA

RX

C

TR

M

A2

R

B1

ОЧИСТКА TLB

PTLB

S

TR

M

B20D

ПРЯМОЕ ЧТЕНИЕ

RDD

SI

DC

M

A

ST

85

СБРОСИТЬ БИТ ОБРАЩЕНИЯ

RRB

S

C

TR

M

A1

B213

ВЫСТАВИТЬ ЧАСЫ

SCK

S

C

M

A

SP

B204

УСТАНОВИТЬ КОМПАРАТОР

SCKC

S

CK

M

A

SP

B206

УСТАНОВИТЬ ТАЙМЕР CPU

SPT

S

CK

M

A

SP

B208

УСТАНОВИТЬ ПРЕФИКС

SPX

S

MP

M

A

SP

B210

УСТАНОВИТЬ КЛЮЧ PSW

SPKA

S

PK

M

B20A

УСТАНОВИТЬ КЛЮЧ ПАМЯТИ

SSK

RR

M

A1

SP

08

УСТАНОВИТЬ МАСКУ СИСТЕМЫ

SSM

S

M

A

SO

80

СИГНАЛ ПРОЦЕССОРУ

SIGP

RS

C

MP

M

R

AE

ЗАПИСЬ В ПАМЯТЬ ЗНАЧЕНИЯ КОМПАРАТОРА

STCKC

S

CK

M

A

SP

ST

B207

ЗАПИСЬ В ПАМЯТЬ УПРАВЛЕНИЯ

STCTL

RS

M

A

SP

ST

B6

ЗАПИСЬ В ПАМЯТЬ АДРЕСА CPU

STAP

S

MP

M

A

SP

ST

B212

ЗАПИСЬ В ПАМЯТЬ ИДЕНТИФИКАТОРА CPU

STIDP

S

M

A

SP

ST

B202

ЗАПИСЬ В ПАМЯТЬ ЗНАЧЕНИЯ ТАЙМЕРА CPU

STPT

S

CK

M

A

SP

ST

B209

ЗАПИСЬ В ПАМЯТЬ ПРЕФИКСА

STPX

S

MP

M

A

SP

ST

B211

ЗАПИСЬ В ПАМЯТЬ И МОДИФИКАЦИЯ МАСКИ СИСТЕМЫ ЛОГИЧЕСКИМ УМНОЖЕНИЕМ

STNSM

SI

TR

M

A

ST

AC

ЗАПИСЬ В ПАМЯТЬ И МОДИФИКАЦИЯ МАСКИ СИСТЕМЫ ЛОГИЧЕСКИМ СЛОЖЕНИЕМ

STOSM

SI

TR

M

A

ST

AD

ПРЯМАЯ ЗАПИСЬ

WRD

SI

DC

M

A

84

Обозначения: A - особый случай доступа; A1 - только особый случай адресации; A2 - только особый случай адресации и спецификации переадресации; C - устанавливается признак результата; CK - таймер CPU и компаратор; DC - прямое управление; DM - в зависимости от особенностей модели команда ДИАГНОСТИКА может вызвать особые случаи, приводящие к программному прерыванию, и изменение признака результата; L - загрузка нового признака результата; M - особый случай употребления привилегированной операции; MP - мультипроцессирование; PK - работа с ключом PSW; R - программное событие, состоящее в изменении содержимого регистра; RR - формат RR; RS - формат RS; RX - формат RX; S - формат S; SI - формат SI; SO - особый случай - специальная операция; SP - особый случай спецификации; ST - программное событие, состоящее в изменении содержимого памяти; TR - динамическая переадресация.

ДИАГНОСТИКА

+-----------------------------+

¦ 83 ¦ ¦

+-----------------------------+

0 7 8 31

Процессор выполняет встроенные диагностические процедуры, а также другие процедуры, содержание и назначение которых зависит от модели. Цель диагностических процедур -- проверка правильности функционирования оборудования процессора и локализация неисправных компонентов. В зависимости от модели эта команда может исключить неисправный буфер, вызвать реконфигурацию памяти и каналов или произвести изменение в управляющей памяти.

Чтобы задать конкретную диагностическую процедуру, разряды 8-31 могут использоваться как в командах формата SI или SS, а также иным образом. Особенности применения этих битов зависят от модели.

Выполнение команды может привести к переключению состояний в процессоре, к изменению содержимого регистров и памяти, а также повлиять на ход выполнения операций ввода-вывода. При некоторых диагностических процедурах зажигается лампочка контроля на пульте управления системой.

Признак результата невозможно предсказать.

Программные прерывания:

привилегированная операция;

в зависимости от модели могут распознаваться и другие особые случаи.

Замечания по программированию

Так как не предполагается использовать эту команду в проблемных и супервизорных программах, мнемоника для нее не предусмотрена.

Команда ДИАГНОСТИКА в отличие от других команд не подчиняется общему правилу, согласно которому ошибки программирования не приводят к ошибкам оборудования. Неправильное применение команды ДИАГНОСТИКА может вызвать как ложную индикацию сигналов от схем контроля, так и игнорирование неисправности оборудования. Эта команда способна так изменить характер работы системы, в том числе логику выполнения команд и ход операций в каналах, что они не будут соответствовать описанию, приводимому в этой книге. В результате неправильного применения команды ДИАГНОСТИКА система может оказаться в состоянии, из которого вывести ее можно только сбросом при включении питания или начальной загрузкой микропрограмм.

ПРОЧИТАТЬ КЛЮЧ PSW

IPK [S]

+-----------------------------+

¦ B20B ¦ //////////// ¦

+-----------------------------+

0 15 16 31

Четырехразрядный ключ защиты текущего PSW заносится в биты 24-27 общего регистра 2. Содержимое битов 0-23 общего регистра 2 не изменяется, а в биты 28-31 заносятся нули. Биты 16-31 кода команды игнорируются.

Признак результата не изменяется.

Программные прерывания:

операция (если отсутствуют средства работы с ключом PSW);

привилегированная операция.

ПРОЧИТАТЬ КЛЮЧ ПАМЯТИ

ISK R₁,R₂ [RR]

+--------------------+

¦ 09 ¦ R1 ¦ R2 ¦

+--------------------+

0 7 8 11 12 15

Ключ блока памяти, адресуемого при помощи регистра, который задан полем R₂, помещается в регистр, определенный полем R₁.

Блок памяти объемом 2048 байтов реальной основной памяти адресуется с помощью битов 8-20 общего регистра, заданного полем R₂. Биты 0-7 и 21-27 этого регистра игнорируются, а биты 28-31 должны содержать нули. В противном случае распознается особый случай спецификации и операция подавляется.

Адрес блока памяти трактуется как реальный и не подвергается динамической переадресации. Следовательно, при обращении к ключу не возникают особые случаи спецификации переадресации, использования сегмента или страницы. Особый случай адресации распознается только тогда, когда адрес блока некорректен, но не тогда, когда некорректен адрес строки таблицы. При обращении к ключу защита памяти не действует.

Выполнение команды зависит от режима работы процессора. Если в PSW задан режим EC, то в позиции 24-30 регистра, заданного полем R₁, заносится 7-разрядный ключ, а в бит 31 - нуль. Если в PSW задан режим BC, в позиции 24-28 этого регистра заносятся биты 0-4 ключа, а в позиции 29-31 - нули. Содержимое разрядов 0-23 регистра не изменяется.

Признак результата не изменяется.

Программные прерывания:

привилегированная операция;

доступ (только адресация при доступе ко второму операнду);

спецификация.

ЗАГРУЗКА УПРАВЛЕНИЯ

LCTL R₁,R₃,D₂(B₂) [RS]

+--------------------------------------+

¦ B7 ¦ R1 ¦ R3 ¦ B2 ¦ D2 ¦

+--------------------------------------+

0 7 8 11 12 15 16 19 20 31

Ряд управляющих регистров, начиная с управляющего регистра, заданного полем R₁, и кончая управляющим регистром, заданным полем R₃, загружаются из ячеек памяти, указанных адресом второго операнда.

Область памяти, из которой берется содержимое управляющих регистров, начинается с байта, указываемого адресом второго операнда, и занимает столько слов памяти, сколько задано управляющих регистров. Управляющие регистры загружаются в порядке возрастания их адресов, начиная с управляющего регистра, заданного полем R₁, и кончая управляющим регистром, заданным полем R₃, включительно. При этом считается, что управляющий регистр 0 следует за управляющим регистром 15. Второй операнд не изменяется.

Предпринимается попытка выбрать операнд из основной памяти для каждого из указанных управляющих регистров независимо от того, оборудован ли данный процессор средствами, использующими эти управляющие регистры. Всякий раз, когда обращение в память вызывает особые случаи доступа, эти особые случаи индицируются. Второй операнд должен быть расположен на границе слова, в противном случае распознается особый случай спецификации и операция подавляется.

Признак результата не изменяется.

Программные прерывания:

привилегированная операция;

доступ (выборка второго операнда);

спецификация.

Замечания по программированию

Для того чтобы имеющиеся в настоящее время программы могли выполняться правильно и тогда, когда вычислительная установка будет оборудована новыми средствами, использующими дополнительные позиции управляющих регистров, в нераспределенные позиции управляющих регистров следует загружать нули.

ЗАГРУЗКА PSW

LPSW D₂(B₂) [S]

+---------------------------------+

¦ 82 ¦ ////// ¦ B2 ¦ D2 ¦

+---------------------------------+

0 7 8 15 16 19 20 31

Двойное слово из области, указанной адресом второго операнда, замещает текущее PSW.

Если в новом PSW задан режим BC, то при загрузке PSW содержимое позиций 16-31 нового PSW не сохраняется. Когда впоследствии PSW записывается в памяти, эти позиции содержат новый код прерывания и код длины команды.

Производится временная отмена совмещения. Выполнение операции в процессоре задерживается до тех пор, пока не будут завершены предыдущие доступы этого процессора в основную память по отношению к другим каналам и процессорам. До тех пор пока выполнение данной команды не будет завершено, доступ к последующим командам и их операндам не производится.

Операнд должен быть расположен на границе двойного слова; в противном случае распознается особый случай спецификации и операция подавляется. Операция также подавляется и тогда, когда имеет место особый случай защиты или адресации.

Биты 8-15 кода команды игнорируются.

Признак результата определяется содержимым соответствующего поля нового PSW.

Программные прерывания:

привилегированная операция;

доступ (выборка второго операнда);

спецификация.

ЗАГРУЗКА РЕАЛЬНОГО АДРЕСА

LRA R₁,D₂(X₂,B₂) [RX]

+--------------------------------------+

¦ B1 ¦ R1 ¦ X2 ¦ B2 ¦ D2 ¦

+--------------------------------------+

0 7 8 11 12 15 16 19 20 31

Реальный адрес, соответствующий адресу второго операнда, заносится в общий регистр, заданный полем R₁. Остальные старшие биты регистра устанавливаются в 0.

Логический адрес, заданный полями X₂, B₂ и D₂, подвергается динамической переадресации независимо от того, какой режим управления задан в PSW и задана ли в PSW динамическая переадресация. Преобразование адреса выполняется в соответствии с содержимым управляющих регистров 0 и 1, однако буфер быстрой переадресации (TLB) не используется. В результате 24-разрядный реальный адрес заносится в позиции 8-31 общего регистра, заданного полем R₁, а в позиции 0-7 регистра заносятся нули. Преобразованный адрес не проверяется на корректность и с точки зрения нарушения защиты.

Если преобразование может быть завершено, т.е. искомая строка каждой из таблиц находится внутри таблицы, а биты доступности этих строк установлены в 0, то выполняется установка признака результата в 0.

Если бит доступности строки таблицы сегментов равен единице, то устанавливается признак результата, равный 1, и реальный адрес этой строки таблицы сегментов заносится в регистр, заданный полем R₁. Если бит доступности строки таблицы страниц равен единице, то устанавливается признак результата, равный 2, а реальный адрес этой строки таблицы страниц заносится в регистр, заданный полем R₁. Если строка таблицы страниц или таблицы сегментов расположена вне таблицы, то устанавливается признак результата, равный 3, и в регистр, заданный полем R₁, заносится реальный адрес строки, к которой произошло бы обращение, если не была бы нарушена длина. Во всех этих случаях 24-разрядный адрес заносится в позиции 8-31 регистра, а левые 8 разрядов этого регистра устанавливаются в 0.

Если адрес строки таблицы сегментов или адрес строки таблицы страниц указывает ячейку за пределами основной памяти, имеющейся на данной вычислительной установке, то распознается особый случай адресации. Если биты 8-12 управляющего регистра 0 содержат недействительный код либо имеет место неправильный формат строки таблицы сегментов или же строки таблицы страниц, то распознается особый случай спецификации переадресации. Во всех этих случаях операция подавляется.

Признак результата:

0 - переадресация возможна;

1 - недействительная строка таблицы сегментов (бит доступности равен единице);

2 - недействительная строка таблицы страниц (бит доступности равен единице);

3 - нарушение длины таблицы сегментов или таблицы страниц.

Программные прерывания:

операция (если процессор не оборудован средствами динамической переадресации);

привилегированная операция;

доступ (только адресация при доступе к строкам таблицы или спецификация переадресации, операнд 2).

ОЧИСТКА TLB

PTLB [S]

+-----------------------------+

¦ B20D ¦ //////////// ¦

+-----------------------------+

0 15 16 31

Вся информация, содержащаяся в буфере быстрой переадресации (TLB) данного процессора, становится недействительной. Содержимое основной памяти и регистров не изменяется.

Для всех последующих команд TLB представляется очищенным от своего первоначального содержимого. Если в процессоре нет TLB, то команда задает фиктивную операцию (“нет операции”). О том, что TLB содержит недействительную информацию, другим процессорам не сообщается.

Производится временная отмена совмещения. Выполнение операции в процессоре задерживается до тех пор, пока не завершатся предыдущие доступы этого процессора к основной памяти по отношению к каналам и другим процессорам. До тех пор пока выполнение данной команды не завершится, не производится выборка последующих команд, их операндов или строк таблиц динамической переадресации.

Биты 16-31 кода команды игнорируются.

Признак результата не изменяется.

Программные прерывания:

операция (если процессор не оборудован средствами динамической переадресации);

привилегированная операция.

ПРЯМОЕ ЧТЕНИЕ

RDD D₁(B₁),I₂ [SI]

+-------------------------------+

¦ 85 ¦ I2 ¦ B1 ¦ D1 ¦

+-------------------------------+

0 7 8 15 16 19 20 31

Восемь битов из поля I₂ кода команды выступают в качестве выходных синхросигналов. При отсутствии блокирующего сигнала байт входных данных принимается из внешнего устройства и помещается в ячейку памяти, определенную адресом операнда.

Содержимое поля I₂ появляется на восьми выходных линиях в виде синхросигналов длительностью от 0,5 до 1,0 мкс. Эти же линии используются в команде ПРЯМАЯ ЗАПИСЬ. По девятой линии (линии считывания) выдается специальный синхросигнал длительностью 0,5-1,0 мкс, совпадающий с синхросигналами по восьми выходным линиям. Восемь битов из команды не сопровождаются контрольными битами.

Если отсутствует блокирующий сигнал в линии блокировки приема, байт данных принимается с восьми входных линий. Сигнал блокировки проверяется после завершения сигнала чтения извне и, чтобы чтение произошло, сигнал блокировки должен отсутствовать по крайней мере 0,5 мкс. Сигналы данных контрольными битами не сопровождаются, однако, когда данные заносятся в память, вырабатывается код СВС. Если блокирующий сигнал не снят, процессор не завершает выполнения команды.

Прежде чем сигналы становятся доступными, а также после того, как байт данных будет помещен в основную память по адресу первого операнда, выполняется временная отмена совмещений. Выполнение операции в процессоре задерживается до тех пор, пока каналы и другие процессоры не получат извещения о завершении предыдущих доступов к памяти, после чего выдаются выходные синхросигналы. По отношению к каналам и другим процессорам никакие доступы к последующим командам и их операндам не производятся, пока байт первого операнда не будет помещен в основную память.

Чрезмерная продолжительность этой команды может привести к пропуску в приращении показания интервального таймера.

Признак результата не изменяется.

Программные прерывания:

операция (если процессор не оборудован средствами прямого управления);

привилегированная операция;

доступ (запись операнда 1).

СБРОСИТЬ БИТ ОБРАЩЕНИЯ

RRB D₂(B₂) [S]

+--------------------------+

¦ B213 ¦ B2 ¦ D2 ¦

+--------------------------+

0 15 16 19 20 31

Бит обращения в ключе блока памяти, адрес которого определяется вторым операндом, устанавливается в нуль.

Биты 8-20 адреса второго операнда определяют 2048-байтовый блок реальной основной памяти. Биты 0-7 и 21-31 адреса игнорируются.

Адрес, указывающий блок памяти, будучи реальным адресом, не подвергается динамической переадресации. Следовательно, при обращении к ключу памяти не могут возникнуть особые случаи спецификации переадресации, использования сегмента или использования страницы, а особый случай адресации распознается только при некорректном адресе блока памяти (но не при некорректном адресе строки таблицы). При обращении к ключу защита памяти не действует.

Выполнение команды не оказывает влияния на остальные биты ключа памяти, в том числе и на бит изменения.

Признак результата отражает состояние битов обращения и изменения перед установкой бита обращения в нуль:

0 - бит обращения 0, бит изменения 0;

1 - бит обращения 0, бит изменения 1;

2 - бит обращения 1, бит изменения 0;

3 - бит обращения 1, бит изменения 1.

Программные прерывания:

операция (процессор не оборудован средствами динамической переадресации);

привилегированная операция;

доступ (только адресация при доступе к операнду 2).

ВЫСТАВИТЬ ЧАСЫ

SCK D₂(B₂) [S]

+--------------------------+

¦ B204 ¦ B2 ¦ D2 ¦

+--------------------------+

0 15 16 19 20 31

Содержимое 8-байтового поля, указанного адресом второго операнда, заменяет текущее содержимое часов, и часы переходят в состояние “стоп”.