Пліс сімейства Virtex

1. Особливості сімейства

- Високопродуктивні, великої ємності, програмовані користувачем логічні інтегральні схеми з архітектурою FPGA (Field Programmable Gate Arrays):

- ємність від 50К до 1М системних вентилів;

- системна продуктивність до 200 Мгц;

- сумісні з шиною PCI 66 Мгц;

- підтримують функцію Hot-swap для Compact PCI.

- Підтримка більшості стандартів введення-виводу (технологія SelectIO™):

- 16 високопродуктивних стандартів введення - виводу;

- пряме підключення до ZBTRAM пристроїв.

- Вбудовані ланцюги управління тактуючим:

- чотири вбудовані модулі автопідстроювання затримок (DLL - delay-locked loop) для розширеного управління тактовими сигналами як усередині кристала, так і всього пристрою;

- чотири глобальні мережі розподілу тактових сигналів з малими розгонами фронтів, плюс 24 локальні тактові мережі.

- Ієрархічна система елементів пам'яті:

- на базі 4-входових таблиць перетворення (4-LUT - - Look-Up Table), що конфігуруються або як 16-бітове ОЗУ (Random Access Memory), або як 16-розрядний сдвіговий регістр;

- вбудована блокова пам'ять, кожен блок конфігурується як синхронне двохпортове ОЗУ місткістю 4 Кбіт;

- швидкі інтерфейси до зовнішнього високопродуктивного ОЗУ.

- Гнучка архітектура з балансом швидкодії і густина упаковки логіки:

- спеціальна логіка прискореного перенесення для високошвидкісних арифметичних операцій;

- спеціальна підтримка помножувачів;

- ланцюжки, що каскадують, для функцій з великою кількістю входів;

- численні регістри/клямки з дозволом тактує і синхронні/асинхронні ланцюги установки і скидання;

- внутрішні шини з трьома станами;

- логіка периферійного сканування відповідно до стандарту IEEE 1149.1;

- датчик температури кристала.

- Проектування здійснюється пакетами програмного забезпечення Foundation™ і Alliance Series, працюючими на ПК або робочій станції.

- Конфігурація кристала зберігається в зовнішньому ПЗП, і завантажується в кристал після включення живлення автоматично або примусово:

- необмежене число циклів завантаження,

- чотири режими завантаження.

- Виробляються по 0.22-мкм КМОП-технології з 5-слойно. металізацією на основі статичного ОЗУ.

- 100%-не фабричне тестування.

2. Опис сімейства FPGA Virtex

Сімейство FPGA Virtex™ дозволяє реалізувати високопродуктивні, великої ємності, цифрові пристрої на одному кристалі. Різке збільшення ефективності реалізацій досягнуте завдяки новій архітектурі, ефективнішій для розміщення і трасування елементів, а також виробництву кристалів на основі 0.22-мкм процесу з п'ятьма шарами металізації. Все це дозволяє використовувати кристали Virtex як альтернативу масочно-програмованим вентильним матрицям. До складу сімейства Virtex входять дев'ять мікросхем, відмінних логічною місткістю (Табл. 1).

Таблиця 1. Основні характеристики сімейства Virtex

Створене на основі досвіду, придбаного при розробках попередніх серій FPGA, сімейство Virtex є революційним кроком вперед, визначаючим нові стандарти у виробництві програмованої логіки. Поєднуючи велику різноманітність нових системних властивостей, ієрархію високошвидкісних і гнучких ресурсів трасувань з передовою кремнієвою технологією виготовлення, сімейство Virtex надає розробнику широкі можливості реалізації швидкодійних, великої логічної ємності цифрових пристроїв, при значному зниженні часу розробки.

3. Огляд архітектури сімейства Virtex

Основними особливостями архітектури кристалів сімейства Virtex є гнучкість і регулярність. Кристали складаються з матриці КЛБ (Логічний Блок, що Конфігурується), яка оточена програмованими блоками введення-висновку (БВВ). Всі з'єднання між основними елементами (КЛБ, БВВ) здійснюються за допомогою набору ієрархічних високошвидкісних програмованих ресурсів трасувань. Достаток таких ресурсів дозволяє реалізовувати на кристалі сімейства Virtex навіть найгроміздкіші і складніші проекти.

Кристали сімейства Virtex виробляються на основі статичного ОЗУ (Static Random Access Memory - SRAM), тому функціонування кристалів визначається конфігураційними даними, які завантажені у внутрішні елементи пам'яті. Конфігураційні дані можуть завантажуватися в кристал декількома способами. У провідному послідовному режимі (Master Serial) завантаження здійснюється із зовнішнього ОЗУ і повністю управляється самій FPGA Virtex. У інших режимах управління завантаженням здійснюється зовнішніми пристроями (режими Select-MAP™, підлеглий-послідовний (Slave Serial і JTAG)).

Конфігураційні дані створюються користувачем за допомогою програмного забезпечення проектування Xilinx Foundation і Alliance Series. Програмне забезпечення включає схемне і текстове введення, моделювання, автоматичне і ручне розміщення і трасування, створення, завантаження і верифікацію завантажувальних даних.

4. Швидкодія

Кристали Virtex забезпечують вищу продуктивність, ніж попередні покоління FPGA. Проекти можуть працювати на системних частотах до 200 Мгц, включаючи блоки введення-висновку. Блоки введення-висновку Virtex повністю відповідають специфікаціям PCI-шини, тому кристал дозволяє реалізовувати інтерфейсні схеми, що працюють на частоті 33 Мгц або 66 Мгц. На додаток до цього кристали Virtex задовольняють вимозі «hot-swap» для Compact PCI.

До теперішнього часу кристали повністю опротестовані на «еталонних» схемах. На основі тестів виявлено, що хоча продуктивність сильно залежить від конкретного проекту, більшість проектів працює на частотах перевищуючих 100 Мгц і може досягати системних частот до 200 Мгц. У Табл. 2 представлені продуктивності деяких стандартних функцій, реалізованих на кристалах з градацією швидкодії '6'.

На відміну від попередніх сімейств ПЛІС фірми «Xilinx», в серіях Virtex™ і Spartan™ градація по швидкодії позначається класом, а не затримкою на логічний комірка. Відповідно, в сімействах Virtex™ і Spartan™ чим більше клас, тим вище швидкодія.

5. Опис архітектури

Програмована користувачем вентильна матрицю серії Virtex показана на рисунку I. З'єднання між КЛБ здійснюється за допомогою головних матриць трасувань - ГТМ. ГТМ - це матриця програмованих транзисторних двонаправлених перемикачів, розташованих на перетині горизонтальних і вертикальних ліній зв'язку. Кожен КЛБ оточений локальними лініями зв'язку (VersaBlock™), які дозволяють здійснити з'єднання з матрицею ГТМ.

Таблиця 2. - Продуктивність стандартних функцій Virtex-6

Інтерфейс введення-висновку VersaRing створює додаткові ресурси трасувань по периферії кристала. Ці траси покращують загальну «трассируємість» пристрої і можливості трасування після закріплення електричних ланцюгів до конкретних контактів.

Архітектура Virtex також включає наступні елементи, які з'єднуються з матрицею ГТМ:

- Спеціальні блоки пам'яті (BRAMs) розміром 4096 біт кожен.

- Чотири модулі автопідстроювання затримок (DLL), призначених для компенсації затримок тактових сигналів, а також розподілу, множення і зрушення фази тактових частот.

- Буфери з трьома станами (BUFT), які розташовані поблизу кожного КЛБ і управляють горизонтальними сегментованими трасами.

Коди, записані в елементи статичної пам'яті, управляють настройкою логічних елементів і комутаторами трас, що здійснюють з'єднання в схемі. Ці коди завантажуються в комірки після включення живлення і можуть перезавантажуватися в процесі роботи, якщо необхідно змінити реалізовані мікросхемою функції.

Рисунок 1. Структура архітектури Virtex

Основною відмітною властивістю БBB сімейства Virtex є підтримка широкого спектру стандартів сигналів введення-висновку. На рисунку 1 представлена структурна схема БВВ. У табл. 1 перераховані підтримувані стандарти.

БВВ містить три запам'ятовують елементи, що функціонують або як D-тригери, або як тригери-клямки. Кожен БВВ має вхідний сигнал синхронізації (CLK), розподілений на три тригери і незалежні для кожного тригера сигнали дозволу тактує (Clock Enable - ЦЕ).

Крім того, на всі тригери заведений сигнал скидання / установки (Set/Reset-SR). Для кожного тригера цей сигнал може бути конфігурований незалежно, як синхронна установка (Set), синхронне скидання (Reset), асинхронна установка (Preset) або асинхронне скидання (Clear).

Вхідні і вихідні буфери, а також всі управляючі сигнали в БВВ допускають незалежний вибір полярності. Дану властивість не відображено на блок-схемі БВВ, але контролюється програмою проектування.

Таблиця 3. - Підтримувані стандарти вводу-виводу

Всі контакти захищені від пошкодження електростатичним розрядом і від сплесків перенапруження. Реалізовані дві форми захисту від перенапруження, одна допускає 5-в сумісність, а інша немає. Для випадку 5-в сумісності, структура, подібна діоду Зенера, закорачуває на землю контакт, коли напруга на ньому зростає приблизно до 6.5В. У разі, коли потрібен 3.3-в PCI-сумісність, звичні діоди обмеження можуть під'єднуватися до джерела живлення вихідних каскадів, . Тип захисту від перенапруження може вибиратися незалежно для кожного контакту. По вибору, до кожного контакту може підключатися:

Резистор, сполучений із загальною шиною живлення (pull-down).

Резистор, сполучений з шиною живлення (pull-up).

Малопотужна схема утримання останнього стану (week-keeper).

До початку процесу конфігурації мікросхеми всі висновки, не задіяні в цьому процесі, примусово переводяться в стан високого імпедансу. Резистори «pull-down» і елементи «week-keeper» неактивні, а резистори «pull-up» можна активувати.

Активація резисторів «pull-up» перед конфігурацією управляється внутрішніми глобальними лініями через управляючі режимні контакти. Якщо резистори «pull-up» не активні, то висновки знаходяться в стані невизначеного потенціалу. Якщо в проекті необхідно мати певні логічні рівні до початку процесу конфігурації потрібно використовувати зовнішні резистори.

Всі БВВ мікросхеми Virtex сумісні із стандартом IEEE 1149.1 периферійного сканування.

Вхідний сигнал БВВ може бути поданий або безпосередньо до блоків внутрішньої логіки, або через вхідний тригер.

Крім того, між виходом буфера і D-входом тригера може бути підключений елемент затримки, що виключає час утримання для випадку контакт-контакт. Дана затримка узгоджена з внутрішньою затримкою розподілу сигналу такту FPGA, що гарантує нульовий час утримання для розподілу сигналів контакт-контакт.

Кожен вхідний буфер може бути конфігурований так, щоб задовольняти одному з низьковольтних сигнальних стандартів, підтримуваних пристроєм. У деяких з цих стандартів вхідний буфер використовує напругу порогового рівня ((), формоване користувачем. Використовування напруги дозволяє ввести в пристрій примусові опорні величини для різних, близьких по використовуваних логічних рівнях стандартів (див. також «Банки вводу-виводу»).

До кожного входу після закінчення процесу конфігурації можуть бути, по вибору, підключені внутрішні резистори (або pull-up, або pull-down). Опір цих резисторів лежить в межах 50…150 кОм.

Вихідний сигнал проходить через буфер з трьома станами, вихід якого сполучений безпосередньо з виводом мікросхеми. Сигнал може бути підведений на вхід буфера з трьома станами, або безпосередньо від внутрішньої логічної структури, або через вихідний тригер блоку введення-виводу.

Управління буфером з трьома станами також може здійснюватися або безпосередньо від внутрішньої логічної структури, або через спеціальний тригер БВВ, який дозволяє створити синхронне управління сигналом дозволу і заборони для буфера з трьома станами. Кожен такий вихідний каскад розрахований на падаючий струм до 48 мА і струм до 24 мА. Програмування потужності і швидкості наростання сигналу вихідного каскаду дозволяє мінімізувати перехідні процеси в шинах.

Для більшості сигнальних стандартів вихідний рівень логічної одиниці залежить від прикладеної ззовні напруги . Використовування напруги дозволяє ввести в пристрій примусові опорні величини для різних, близьких по використовуваних логічних рівнях стандартів (див. також «Банки введення-висновку»).

По вибору, до кожного виходу може бути підключена схема «week-keeper». Якщо даний ланцюг активований (користувачем на етапі створення схеми), то вона стежить за напругою на контакті мікросхеми і створює слабке навантаження для вхідного сигналу, підключену або до «землі» (якщо на вході рівень логічного нуля), або до джерела живлення (якщо на вході рівень логічної одиниці). Якщо контакт підключений до декількох джерел сигналу, цей ланцюг утримує рівень вхідного сигналу в його останньому стані, за умови, що всі джерела були переведені в стан з високим імпедансом. Підтримка таким шляхом одного з допустимих логічних рівнів дозволяє ліквідовувати невизначеність рівня шини.

Оскільки схема «week-keeper» використовує вхідний буфер для стеження за вхідним рівнем, то необхідно використовувати відповідне значення напруги , якщо вибраний сигнальний стандарт вимагає цього. Підключення даної напруги повинне задовольняти вимогам правил розбиття на банки.