Структурная схема автомата Мура

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Структурная схема автомата Мура

Рассмотрим вариант структурной схемы автомата Мура с памятью на двух регистрах с парафазной связью (рис. 61).

Структурная схема автомата Мура

На схеме обозначено:

Е - постоянное напряжение источника питания;

DC - дешифратор (1) и (2);

CD - шифратор;

Pг a(t) - регистр памяти состояния a(t) в виде кода (кортежа) переменных Z₀, Z₁, …, Z_p (t);

Pг a (t + 1) - регистр памяти состояния a_j в виде кода Z₀, Z₁, …, Z_p (t + 1), как переобозначенных S₀, S₁, S₂, …, S_p;

ГИ - генератор импульсов с выходными сигналами ф и ;

Пуск, Ост - сигналы установки в состояние «1» управляющего триггера (УП) и установки в состояние «0» сигналом Ост или f₀;

с₁₀ - установка всех триггеров Pг a (t + 1) в нулевое состояние;

с₁₁ - внешняя синхронизация схем «И» (3) между Pг a (t + 1) и Pг a(t).

Автомат Мура будет работать в каждом периоде T тактовой частоты синхроимпульсов ф за два такта:

- по сигналу ф будут сформированы функции F₂ (для двоичного кода сигналы Z₁, Z₂, …, Z_p);

- по сигналу осуществляется обратная связь, т.е. перепись Z (t + 1)>Z(t).

Автомат управления работает в следующей последовательности.

1. Установка исходного состояния и пуск УА.

а) Подается импульсный сигнал с₁₀ на все «0» входы триггеров (S) Pг a (t + 1), и весь Pг a (t + 1) устанавливается в исходное «нулевое» состояние.

б) Подается сигнал с₁₁ через схему «ИЛИ» (3), тогда «нулевой» код Pг a (t + 1) через схемы «И» (4) парафазным способом переписывается на Pг a(t). Таким образом «обнуляются» оба регистра памяти автомата.

в) На управляющий триггер (УП) подается сигнал «Пуск», и напряжением единичного (Q) выхода триггера (УП) «приоткрываются» схемы «И» (5) и (6). Подключается генератор импульсов.

2. Переходы автомата.

а) Первый же импульс ф генератора (ГИ) через схему «И» (5) опрашивает дешифратор DC(2). Поскольку в Pг a(t) вначале записан код, состоящий из всех «0», на нулевом выходе DC(2), обозначенном a₀, появится сигнал (фа₀) той же длительности ф, как и импульс синхронизации ГИ. Этот импульс воздействует на комбинационную схему F₂, которая реализует систему булевых функций a (t + 1) = F₂(a(t), {б}) и на выходе которой появляется значение унитарного кода f₀, f₁, …, f_i, т.е. один из сигналов f_i принимает значение «1» (в соответствии с графом переходов и формальной записью F₂).

Каким способом реализуются комбинационные схемы F₂ и F₁, рассмотрим позднее после анализа функционирования автомата. Соответствующий сигнал f_i (конкретное значение унитарного кода {f}) поступает на вход шифратора CD, который преобразует его в двоичный код S₀, S₁, S₂, …, S_p. Код {S} записывается на Pг a (t + 1).

На этом действие сигнала ф заканчивается. Т.о., по синхросигналу ф опрашивается через дешифратор DC (2) комбинационная схема F₂, и на основании сигналов кода состояний {Z} и логических сигналов {б} от операционного устройства (ОУ) - б₁, б₂, …, б_r в Pг a (t + 1) устанавливается новый код состояния a (t + 1).

Если рассмотреть пример (рис. 59), то нетрудно увидеть, что вместо кода состояния «0» в Pг а (t + 1) запишется код состояния, соответствующий №1. Однако сам автомат еще не перешел в состояние №1, т.к. во времени не осуществилась обратная связь в автомате.

б) После прекращения сигнала ф от ГИ появляется сигнал . Тогда через последовательность схем «И» (6), «ИЛИ» (3) и через схемы «И» (4) код состояния а (t + 1) переписывается в в Pг a(t), т.е. автомат переходит в новое (в данном случае - первое) состояние.

в) Код этого нового состояния a(t) подается параллельно на адресные входы дешифратора DC (1), и через комбинационную схему F₁ на выходе автомата появляются соответствующие выходные сигналы {с} - для примера см. функции F₁ (табл. 25).

Эти сигналы {c} будут действовать длительное время в течение всего периода Т, пока не появится следующий импульс синхронизации ф.

г) С каждым импульсом синхронизации ф повторяются пункты а), б), в) до тех пор, пока автомат в соответствии с графом переходов (рис. 59) не перейдет снова в нулевое состояние. При этом формируется сигнал f₀, который через схему «ИЛИ» (7) устанавливает триггер УП в нулевое состояние, «снимается» напряжение с выходного Q «плеча» триггера УП, т.е. снимается разрешающий потенциал со схем «И» (5), (6), и автомат отключает сам себя от источника импульсов ф и .

д) Всё, программа управления выполнена, реализована выдача всех сигналов управления в соответствии с ГСА. Для нового пуска автомата необходимо повторить оба этапа: этап начальной установки исходного состояния памяти автомата и этап пуска «программы» управления.

Предположим, что автомат реализован на элементах логики с ф = 0,1 мкс = 10^-7 с. Это быстродействие на сегодня весьма низкое для электронных схем и используется для построения схем управления «медленными» технологическими процессами. Для специальных радиотехнических операционных устройств величина ф может составлять единицы или доли наносекунд, т.е. ф ? 10^-9 с.

Итак, для управления каким-то технологическим процессом для самого автомата управления выбрано ф = 0,1 мкс.

Пусть сигналы {с} связаны с подачей команд управления электродвигателем через включение реле. Самые быстродействующие реле требуют для включения сигнал длительностью 2-4 млс = (24)•10^-3 с.

Тогда, если сигнал включения двигателя составит ф = 0,1 мкс = 10^-7 с, то он окажется по времени «короче» требуемого в 20-40 тысяч раз. Контакты реле даже не успеют «вздрогнуть», не то что соединиться.

Рассмотрим следующую специфику автомата Мура. В этом автомате используется два одинаковых дешифратора DC (1) и DC (2), расшифровывающих один и тот же код Z₀, Z₁, …, Z_p. Как видно на рис. 61, DC (2) синхронизируется сигналом ф, а у DC (1) на вход синхронизации подано постоянно логическая «1» (подключено напряжение питания Е).

Представим, что мы уберем DC (1) и на вход F₁ будем подавать сигналы с DC(2), т.е. те же а₀, а₁, …, а_к. В принципе, работа автомата не изменится, и управляющий автомат будет правильно осуществлять переходы a(t)>a (t + 1) и правильно формировать выходные сигналы {c} в соответствии с ГСА. Но при одном дешифраторе DC (2) длительность сигналов {c} станет равной ф, а при независимой DC (1) длительность сигналов {c} равна (T - 2ф), т.е. почти период. Вот это и является принципиальным моментом для автоматов Мура.

При независимых дешифраторах можно самим подобрать величину периода (Т) следования сигналов синхронизации так, что она будет соответствовать паспортным данным быстродействия схем включения электродвигателей.

Функциональная реализация автоматов управления

Обратим внимание также на аспект обеспечения правильности функционирования автомата при записи кода S₀, S₁,…, S_p на Pг a (t + 1) через шифратор CD. Как видно из рис. 61, для установки Pг a (t + 1) все нулевые входы триггеров объединены в шину, управляемые сигналом с₁₀. Это удобно для установки триггеров S₀, S₁,…, S_p в «0» состояние до начала работы автомата. Однако при таком способе «обнуления» для последующих тактов записи кодов по сигналу ф до появления кода S₀, S₁,…, S_p на входе Pг a (t + 1) нужно также подать сигнал с₁₀. Т.е. для каждого ф и сигнал с₁₀ должен появиться ранее сигнала ф.

Это условие можно выполнить за счет задержки сигналов ф и до подачи их на схемы «И» 5, 6. Тогда сразу после схемы задержки (например, две последовательно включенных схемы НЕ) сигнал подается на с₁₀. При этом вся остальная схема не меняется. Есть и другие пути решения этой «проблемы», которые рассматриваются не на структурном, а на более детальном уровне проектирования.

На современной микроэлектронной базе автоматы управления могут быть реализованы на элементах средней, большой и сверхбольшой интеграции.

Рассмотрим структурные компоненты (подсистемы) в автомате управления в соответствии с моделью Ю.Ф. Мухопада.

Ф - функциональная подсистема, представляет собой комплекс блоков, предназначенных для формирования выходных сигналов {c}. В данном случае это комбинационная схема F₁ и DC (1);

И - информационная подсистема представлена в виде регистров памяти автомата Pг a(t) и Pг a (t + 1) с парафазной связью и блоков преобразования кодов DC (2) и CD при унитарном кодировании. При двоичном кодировании DC(2) и CD отсутствуют.

А - адресная подсистема представлена устройством F₂, вычисляющим новый адрес (код состояния) в виде унитарного кода f₀, f₁, …, f_i по коду (адресу) в виде {Z} и {б}. При двоичном кодировании вычисляется код Z (t + 1) вместо {f}.

У - управляющая подсистема, в автомате представлена в виде генератора импульсов (ГИ), управляющего триггера (УП), двух схем «И» (5), (6) и двух схем «ИЛИ» (3), (7). ГИ для ф - типовая БИС, формирование - тривиально.

Л - логической подсистемы собственно в автомате нет, ее функции выполняет операционное устройство (ОУ).

Реализация подсистем Ф, И, А, У, Л определяется той ориентацией, которая будет выбрана по элементной базе.

На элементной базе малой и средней интеграции реализация подсистемы У не представляет затруднений. Для подсистем И выпускаются в виде единой микросхемы как DC, CD, так и единая микросхема памяти с 4 двойными триггерами и с парафазной связью между ними. Остается определить подсистемы Ф и А.

Функциональная подсистема автомата

Рассмотрим подсистему Ф, в которой DC (1) - типовая микросхема, а комбинационная схема F₁ есть набор схем «ИЛИ», объединяющих выходы дешифратора DC (1) в соответствии с системой булевых функций F₁. Для рассматриваемого примера получим функциональную схему рис. 62.

Функциональная подсистема автомата

Адресная подсистема автомата

Реализация булевых функций F₂ подсистемы А на элементах малой интеграции более сложна в связи с необходимостью логического «умножения» выходных сигналов DC (2) в виде фa_i на значения сигналов б₁, б₂, …, б_r. Для рассматриваемого примера получим схему рис. 63.

В схемах рис. 62 и рис. 63 у микросхем DC (1) и DC (2) показаны только 10 выходов с номерами 0, 1, …, 9, т.к. остальные выходы DC с 10-го по 15-й не используются в данном примере.

При относительно большом числе логических условий (более 8-12) и числе состояний автомата более 32 увеличение количества элементов «И» и «ИЛИ» для реализации схемы F₂ приводит к необходимости применения нескольких десятков микросхем малой и средней интеграции, что ведет к конструктивной сложности печатной платы-сборки и большому числу контактных (паяных) соединений. В этом случае реализация А подсистемы производится на элементах большой интеграции (БИС), т.е. осуществляется реализация комбинационной схемы F₂ на ПЗУ или на программируемой логической матрице (ПЛМ).

Адресная подсистема автомата

При использовании ПЗУ отпадает необходимость в DC (2), т.к. он имеется в составе самого ПЗУ, нет также необходимости формирования унитарного кода f₀, f₁, …, f_i и его преобразования в двоичный код S₀, S₁, …, S_p, т.к. этот код {S} может быть получен сразу на выходе ПЗУ.

Для такой реализации упрощается схема автомата (рис. 64) и меняется правило формирования выходных сигналов {S} как содержимого числового блока ПЗУ, определяемого сводным адресом, т.е. конкатенацией кодов б_r,…, б₂, б₁ и Z_p,…, Z₁, Z₀.

В этом случае по графу автомата строится таблица переходов 25, но с явным обозначением кодов {Z} и {S}. Для рассматриваемого примера получим табл. 26.

При использовании ПЗУ нет необходимости выписывать булевы функции F₂, т.к. по каждой конкатенации {б} {Z} можно определить выходной код {S}, т.е. определить таким образом содержимое числового блока ПЗУ. Сигнал синхронизации ф будет использоваться как команда считывания ПЗУ. Очевидно, что частота следования импульсов ГИ должна быть согласована с реальным быстродействием работы ПЗУ.

Оценим объем ПЗУ для примера.

Количество переменных {Z} равно 4, мощность множества {б} равна 3, следовательно, число констант - 2⁷. Поскольку разрядность кода {S} равна 4, то объем ПЗУ V = 4•2⁷ = 2⁹ = 512 бит.

При увеличении числа состояний и логических условий величина V быстро нарастает.

автомат управление интегральный мур

Пусть мощность множества {Z} равна 6, а q = 12 (q - количество элементов ), тогда V = 6•2¹⁸. Но т.к. ПЗУ разрядностью 6 не выпускаются, то потребуется V = 8•2¹⁸ = 2²¹ бит, т.е. объем памяти ПЗУ V > 2 Мб. Такое увеличение объема ПЗУ определяется тем, что в числовом блоке ПЗУ предусмотрены и такие константы, которые не будут соответствовать ни одному реальному сочетанию б_r, …, б₂, б₁, т.к. чаще всего на каждом шаге алгоритма проверяется лишь одно, максимум два значения б из {б}.

Для определения систем булевых функций, подлежащих реализации на ПЛМ, в табл. 25 необходимо внести дополнительно код а(t) и a (t + 1), тогда получим табл. 26, отличающуюся от предыдущей расшифровкой кодов N(t) и N (t + 1).

По обычному правилу выпишем из полученной таблицы для каждого выхода S_i логическую (дизъюнктивную) сумму всех конъюнкций конкатенации {б} {Z}, при которых S_i равно «1». Для рассматриваемого примера получим:

Реализация автоматов управления на программируемых логических интегральных схемах

Программируемые логические интегральные схемы (ПЛИС) представляют собой СБИС, в которой с помощью специальных коммутаторов объединены воедино 2, 4, …, 8 ПЛМ. Одновременно такие ПЛИС имеют десятки управляющих триггеров и несколько многоразрядных регистров памяти, которые также с помощью коммутаторов можно «подсоединять» через программируемые проектировщиком коммутаторы практически к любым точкам комбинационных схем, формируемых внутри ПЛИС. Структурная организация ПЛИС некоторых фирм не содержит в себе ПЛМ, а представляет собой упорядоченные матрицы из «универсальных» (перестраиваемых) наборов нескольких логических элементов (логических ячеек), программно соединяемых друг с другом по строкам и по столбцам, включая элементы памяти. Детальная структурная организация ПЛИС не сообщается полностью фирмами-изготовителями (Altera, Xilins и др.). Даются лишь обобщенные схемы для понимания принципа работы и существа ограничений по питанию, синхронизации и т.п. В структуру ПЛИС введено специальное ОЗУ устройства управления, осуществляющее автоматическую «настройку» ПЛИС на реализацию системы булевых функций, записываемых в ОЗУ ПЛИС проектировщиком.

Для такой записи разработаны специальные алгоритмические языки [1, 6], при этом фирма гарантирует, что эта внутренняя коммутация осуществится оптимально с использованием методов декомпозиционной процедуры минимизации булевых функций, которая является коммерческой тайной фирм.

Достоинством такого способа проектирования является то, что фирма-изготовитель вместе с ПЛИС поставляет полный комплекс программного обеспечения, позволяющий:

1) «вложить» свою схему (операционный или управляющий автомат) в ПЛИС;

2) увидеть функционирование проектированной схемы на мониторе IBM;

3) найти ошибки в схеме автомата и т.д.

Объем ПЛИС по числу элементарных полупроводниковых элементов составляет от 2 до 5 млн, что позволяет в одном корпусе ПЛИС собрать спецконтроллер, арифметико-логическое устройство, сложную систему взаимодействующих автоматов и др.

Фирмы-производители ПЛИС - имеют специальные филиалы-лаборатории в ведущих Университетах России, которые осуществляют переподготовку инженеров с базовым образованием в области автоматики и вычислительной техники по проектированию дискретных систем на ПЛИС.

Размещено на Allbest.ru