Подсистема шифрования системы условного доступа

000 - ответа нет;

001 - вернуться в предыдущий режим;

101 - подготовить информационный кадр для передачи;

011 - подготовить управляющий кадр для передачи;

Биты 1,0 - Slave, Master - сигнализируют режимы работы станции - ведущий режим (передача информации), подчиненный режим (прием информации).

Reg_Adr (8 бит) - регистр адреса. В этот регистр программа пользователя записывает адрес ячейки памяти, находящейся в буфере приема/передачи (BUF_IN_OUT), в которую будет записываться очередной блок (64 бит) пришедших данных, или из которой соответствующий блок будет передаваться в эфир.

Рисунок 3.7 - Регистр адреса

Reg_Key (2 регистра по 32 бит) - регистр ключа. В данный регистр, программа записывает 64 битный ключ, используемый при шифровании/дешифровании блока данных с помощью алгоритма DES.



Рисунок 3.8 - Регистр ключа

Reg_Com_Out (8 бит) - регистр команды для удаленной станции. Используется для формирования командных кадров протокола связи.

Рисунок 3.9 - Регистр команды отправления

Reg_Com_In (8 бит) - регистр команды от удаленной станции. В данный регистр записывается команда принятая в кадре без ошибок, которую анализирует программа пользователя.

Рисунок 3.10 - Регистр принятой команды

Блок DES_scrambler представляет собой шифратор/дешифратор алгоритма DES. Управляется сигналами Start (сигнализирует о начале выполнения операции над блоком данных из 64 бит) и Mode (задет режим работы: 0 - режим шифрования, 1 - режим дешифрования). О завершении процедуры шифрования данных блок сигнализирует сигналом EncryptData_Ok, что сигнализирует о готовности данных для следующего этапа преобразования. Завершение этапа дешифрования данных блок сигнализирует сигналом Wr_mem, по которому данные записываются в ячейку памяти по адресу, выставленному в регистре адреса - Reg_Adr.

Блок Coder_Frame выполняет функцию вычисления контрольной 16-битовой последовательности проверки в соответствии с алгоритмом CRC16 для информационных либо командных кадров (задается Control_Unit), которая добавляется к концу кадра для контроля правильности приема данных удаленной станцией.

Блок Decoder_Frame выполняет вычисление последовательности проверки принятого кадра по алгоритму CRC16 и сравнивает вычисленное значение с 16 битами в конце принятого кадра. Если значения равны - вырабатываются сигналы ComFrameOk (принят командный кадр без ошибки) или InfFrameOk (принят информационный кадр без ошибки), сообщающие модулю управления об успешном принятии кадра. В противном случае вырабатываются сигналы ComFrameErr (принят командный кадр с ошибкой) или InfFrameErr (принят информационный кадр c ошибкой).

Assembler_frame - этот модуль выполняет функции окончательного формирования и выдачи информационного (команда TxInfFrame) либо управляющего (команда TxComFrame) кадра в последовательной форме DataFrameTx в сопровождении тактового сигнала ClkTx. По сигналам InfFrame_Load и ComFrame_Load загружаются в сдвиговые регистры соответственно поле информационного кадра или поле командного кадра.

Disassembler_frame - блок принимает последовательные данные DataFrameRx в сопровождении тактового сигнала ClkRx. При обнаружении флагов командного или информационного кадра вырабатывается сигнал ComFrame_In или InfFrame_In соответственно, что сигнализирует блоку Decoder_Frame о необходимости вычисления соответствующей контрольной последовательности.

Буфер принимаемых/передаваемых данных - BUF_IN_OUT - представляет собой блок двухпортовой памяти. Со стороны контролера Bluetooth к нему можно обращаться по 32-битной шине, содержит 512 двойных слов по 32 бита. Со стороны шифратора/дешифратора DES по 64-битной шине. Такая реализация обусловлена тем, что контролер Bluetooth оперирует двойными словами по 32 бит, а шифратор DES блоками данных по 64 бит. На рисунке 3.11 приведена структура буфера приема передачи.

Рисунок 3.11 - Структура памяти со стороны программы пользователя и со стороны блока шифрования

Bluetooth_Control - контроллер Bluetooth.

Блоки Bluetooth_Control, Control_Unit, BUF_IN_OUT, DES_scrambler и все регистры - тактируются восходящим фронтом тактового сигнала Bluetooth контролера - CLK_Bluetooth - 33МГц. С другой стороны, блоки Assembler_Frame, Disassembler_Frame тактируются восходящим фронтом внешнего тактового сигнала радиомодема - Clk_M. В нашем случае 1МГц. Таким образом, сигналы ComFrameOk, ComFrameErr, InfFrameOk, InfFrameErr, TxOk являются асинхронными по отношению к управляющему автомату. Возникает опасность возникновения метастабильного состояния триггеров управляющего автомата . Эта ситуация возникает тогда, когда асинхронный сигнал изменяется в момент восходящего фронта тактового импульса CLK_Bluetooth (рисунок 3.12). Выход триггера становится неопределенным. Нарушается логика работы управляющего автомата.



Рисунок 3.12 - Временная диаграмма

На рисунок 3.13 приведена схема, позволяющая уменьшить вероятность появления метастабильных состояний.

Рисунок 3.13 - Схема, уменьшающая вероятность появления метастабильных сигналов

На схеме два триггера - один в управляющем автомате, второй вне его. Оба тактируются сигналом CLK_Bluetooth. Асинхронный сигнал при этом запаздывает на один такт. Когда частота асинхронного сигнала совпадает с тактовой частотой CLK_Bluetooth, выход первого триггера находится в метастабильном состоянии. До начала нового такта первый триггер выходит из метастабильного состояния в какое-либо определенное состояние, и в случае, когда его новое состояние соответствует состоянию сигнала на входе, асинхронный сигнал запаздывает на один такт синхронизации. В худшем случае асинхронный сигнал запаздывает на два такта (рисунок 3.14).



Рисунок 3.14 - Появление метастабильного состояния и реакция на него

Данное решение на практике исключает появление неопределенных сигналов в системе. Следовательно, сигналы ComFrameOk, ComFrameErr, InfFrameOk, InfFrameErr, TxOk необходимо заводить в блок Control_Unit через D-триггера.

3.3 Проектирование блока управляющего автомата

Современные микросхемы программируемой логики, выполненные по архитектуре FPGA (см. раздел 4), имеют большое число регистров (триггеров), использование автоматных моделей позволяет получить достаточно быстродействующую и в то же время наглядную реализацию при приемлемых затратах ресурсов.

Обычно, конечный автомат состоит из трех основных частей:

1. Регистр текущего состояния. Этот регистр представляет собой набор тактируемых D-триггеров, синхронизируемых одним синхросигналом, и используется для хранения кода текущего состояния автомата.

2. Логика переходов. Как известно, конечный автомат может находится в каждый момент времени только в одном состоянии. Каждый тактовый импульс вызывает переход автомата из одного состояния в другое. Правила перехода определяются комбинационной схемой, называемой логикой переходов. Следующее состояние определяется как функция текущего состояния и входного воздействия.

3. Логика формирования выхода. Выход цифрового автомата обычно определяется как функция текущего состояния и исходной установки. Формирование выходного сигнала автомат определяется с помощью логики формирования выхода.

Для обеспечения стабильной и безотказной работы используется сброс автомата в начальное состояние.

Возможный алгоритм работы блока Control_Unit может иметь вид, соответствующий схеме переходов автомата, приведенной на рисунок 3.15. На схеме под именем состояния автомата перечисляются имена сигналов, активизируемых (или сбрасываемых) в этом состоянии. Например, сигнал RX принимает значение 1 в состоянии ReciveFrame. На дугах указываются выражения определяющие переход в другое состояние, ниже перечисляются сигналы обусловленные выполнением этого выражения. Например, и состояния ReciveFrame автомат перейдет в состояние WaitAnswPC при входном сигнале ComFrameErr=1, при этом выходной сигнал ErrCom примет значении 1.

Автомат может находиться в пяти состояниях:

- Idle - режим покоя, при котором устройство ничего не передает и ничего не принимает, все выходные сигналы автомата устанавливаются в 0;

- ReciveFrame - режим, при котором разрешается прием кадров (как информационных, так и командных) от удаленной станции;

- WaitAnswPC - режим, при котором автомат ожидает инструкций по дальнейшим действиям от управляющей программы ПК;

- CreateDataForTransmit - режим, в котором подготавливается информационный или командный кадр для передачи в эфир;

- TransmitFrame - передача данных в последовательной форме непосредственно на модулятор для передачи удаленной станции.



Рисунок 3.15 - Граф-схема переходов автомата управления Control_Unit

Например, при инициализации устройства в системе компьютера, его управляющий автомат попадает в режим Idle, при котором все выходы равны нулю. Далее, от устройства поступает команда - войти в подчиненный режим, то есть когда станция ожидает команды на соединения от удаленной станции для приема информации. Для этого в регистре управления бит Reset устанавливается в 1 (активный уровень этого сигнала - 0) и бит Slave устанавливается в 1. Устройство попадает в режим ReciveFrame, при этом активирует сигнал RX=1 (тем самым разрешается тактирование сдвиговых принимающих сдвиговых регистров). Как только дизассемблер кадров декодирует информационный или управляющий кадр, запускается блок вычисления контрольной последовательности (декодер кадра CRC16) и результат передается управляющему автомату Control_Unit с помощью соответствующих сигналов сигнализирующих о принятии информационного или управляющего кадра с ошибкой или без. Автомат вырабатывает прерывание IntA, переходит в состояние WaitAnswPC и ожидает реакции терминальной программы, которая при возникновении прерывания считывает регистр статуса и выполняет соответствующие действия. Например, пришел командный кадр без ошибок, следовательно, флаг OkCom будет установлен в 1. Программа пользователя, обрабатывая прерывание, прочитает регистр статуса и примет решение о необходимости прочитать регистр принятой команды, для выработки ответных действий. В нашем примере там должна находится команда, запрашивающая соединение на прием информации. Далее, терминальная программа формирует ответный командный кадр записывая команду в соответствующий регистр, и после это записывает соответствующий код в регистр управления. Автомат переход в состояние CreateDataForTransmit. Как только данные будут загружены ассемблер кадров, выработается сигнал ComFrame_Load (см. функциональную схему) и автомат перейдет в состояние TransmitFrame в котором будет активизирована процедура выдачи сформированного кадра в последовательной форме на модулятор. Как только кадр будет передан, сигнал TxOk примет значение 1, и автомат перейдет в состоянии ReciveFrame, для ожидания ответа от удаленной станции. Более подробно процедуры передачи/соединения рассмотрены в разделе 6.1 описания протокола связи.

Описывающая автомат программа на языке VHDL приведена в приложении.

В основе работы автомата лежит использование двух сигналов pres_state и next_state. Первый соответствует выходным сигналам регистра состояния, а второй - выходным сигналам блока комбинационной логики следующего состояния. Сигналы относятся к объявленному перечислительному типу state_values и заданы списком имен состояний. Архитектурное тело автомата содержит три параллельных оператора процесса.

Запуск процесса “clocked” определяется изменением двух сигналов reset и clk. Сигнал сброса устанавливает в исходное состояние все триггеры автомата. Тактовый сигнал обеспечивает перепись в триггеры регистров состояний выходов блоков комбинационной логики. Изменения состояний происходят в момент появления нарастающего фронта сигнала clk.

Следующий процесс, имеющий имя “nextstate”, описывает требуемое поведение комбинационной логики следующего состояния для всех переходов автомата. Приоритет выполнения условий в операторе if задается последовательностью записи условий. Список чувствительности процесса содержит перечисление сигналов, определяющих работу логики, включая текущее состояние автомата pres_state.

Процесс с именем “outputs” описывает поведение блока комбинационной логики выходных сигналов в зависимости от текущего состояния автомата. Как и в предыдущем состоянии, список чувствительности процесса содержит перечисление всех входных сигналов логики.

На рисунке 3.16 приведена мегафункция модуля Control_Unit, сформированная средствами САПР Active-HDL 6.3 по соответствующему описанию VHDL.

Производители микросхем программируемой логики в настоящее время предлагают широкий спектр изделий, параметры которых как по быстродействию, так и по объёму внутренней логики вполне позволяют реализацию такого сложного устройства, как контроллер Bluetooth на одном кристалле, и, более того, сам контроллер Bluetooth может занимать совсем незначительную часть объёма всей микросхемы. В данном случае, ярко выражен системный подход к разработке пользовательского устройства -- интеграция контроллера и пользовательского приложения на одном кристалле (System-On-Chip).



Рисунок 3.16 - Блок управляющего автомата Control_Unit

Высокая надёжность однокристального решения и, как следствие, невысокая сложность печатной платы, даёт этому подходу все преимущества реализации устройства Bluetooth на заказных БИС, сохраняя при этом гибкость системы и возможность её быстрой реконфигурации. Именно гибкость решения на ПЛИС является значительным преимуществом данного подхода.

В качестве контроллера Bluetooth будем использовать разработку фирмы Atmel - AT76C551 - однокристальный Bluetooth контроллер со встроенным RISC процессором ARM7TDMI .

AT76C551 может использоваться для реализации высокоскоростной радиочастотной ближней связи между мобильными устройствами, такими как сотовые телефоны, и внешними цифровыми устройствами. Типовые области применения:

- беспроводные сетевые платы

- мобильные телефоны

- настольные и портативные ЭВМ

- пэйджеры

- цифровые камеры

- PDA

- беспроводные периферийные устройства для ПК (принтеры и т.д.)

На рисунке 3.17 приведена блок-схема контролера.

Рисунок 3.17 - Блок-схема Bluetooth контролера AT76C551

Основные характеристики:

- отвечает техническим требованиям Bluetooth для радиосвязи на малые расстояния в 2.4 ГГц частотном диапазоне ISM

- обеспечивает групповую скорость передачи данных 1 Мбит/с

- поддерживает широкополосный интерфейс с прыгающей частотой для осуществления алгоритма передачи данных при помощи прыгающих частот

- обеспечивает аппаратурную обработку РЧ сигналов в соответствии с требованиями Bluetooth к непосредственной коррекции ошибок (FEC), коррекции ошибок заголовков(HEC) и контролю четности при кодировании/ декодировании

- встроенный RISC процессор ARM7TDMI

- Встроенный интерфейс обмена данными с SRAM, поддерживающий работу с памятью до 256 кБайт

- встроенный UART 16550 с 32 байтным буфером FIFO и программируемой скоростью обмена данными

- программируемый 8/ 16 битный интерфейс обмена данными с памятью

- поддержка ряда частот задающего генератора (13.000, 14.400, 16.800, 19.440 МГц)

- 176 выводной LQFP корпус

- 3.3 В питание

AT76C551 - однокристальный контроллер, предназначенный для организации высокоскоростной передачи данных по радиоканалу на малые расстояния в разрешенном радиочастотном диапазоне ISM. Вместе с 2.4 ГГц приемопередатчиком прибор позволяет построить высококачественную широкополосную систему передачи цифровых данных между компьютерами и периферийными устройствами. Интегрирование устройства в систему упрощается из-за наличия в приборе трех различных интерфейсов: USB, 16550 UART и PCMCIA (соответствующего техническим требованиям PC Card 95). Дополнительно, прибор содержит кофидек для преобразования сигналов от микрофона и для выходного УНЧ.

AT76C551 содержит радиочастотный процессор. Этот процессор выполняет всю обработку, включая модуляцию и демодуляцию, цифрового потока по стандарту Bluetooth. Прибор управляет приемопередатчиком и заранее определенным речевым кофидеком. AT76C551 содержит микропроцессорное ядро ARM7TDMI, поддерживающее работу с внешней и внутренней памятью по стандартному микропроцессорному интерфейсу.

Мощный RISC процессор ядра ARM7TDMI выполняет все функции, кроме функций оконечных радиочастотных модулей.

3.4 Процесс передачи данных по Bluetooth

3.4.1 Описание работы

Процесс передачи данных по Bluetooth инициируется внешним устройством, поддерживающим функцию Мастера Передачи. С точки зрения пользовательского приложения активизация одного из сигналов на шине T_BARHIT говорит о начале передачи данных по шине. Одновременно активизируется один из сигналов T_RD или T_WR. При готовности к обработке данных (запись или чтение) пользовательское приложение активизирует сигнал T_DRDY.

Чтение из Целевого устройства.

Обращение к Целевому Устройству со стороны Мастера активизирует один из сигналов на шине T_BARHIT. Одновременно активизируется сигнал T_RD.

При готовности данных на шине APP_ADo пользовательское приложение активизирует сигнал T_DRDY. Активизация сигнала T_NEXTD свидетельствует о том, что текущая фаза данных успешно завершена и необходимо подготовить следующие данные. Если пользовательское приложение имеет достаточную производительность, для того чтобы подготовить данные к следующему фронту системной частоты Bluetooth, сигнал T_DRDY может остаться активным, в противном случае приложение должно немедленно сбросить сигнал T_DRDY.

Запись в Целевое устройство.

Обращение к Целевому Устройству со стороны Мастера активизирует один из сигналов на шине T_BARHIT[i]. Одновременно активизируется сигнал T_WR.

При готовности принять данные с шины APP_ADi пользовательское приложение активизирует сигнал T_DRDY. Активизация сигнала T_WE говорит о том, что данные на шине APP_ADi действительны и должны быть записаны в регистр назначения.

Активизация сигнала T_DRDY во время записи в Целевое Устройство имеет следующие особенности. Если пользовательское приложение имеет достаточную производительность для принятия блока данных без циклов ожидания, сигнал T_DRDY может оставаться активным.

Если Целевому Устройству требуется дополнительное время для обработки полученных данных перед принятием следующего слова данных, необходимо активизировать сигнал T_DRDY только на один такт. Далее следует дождаться последующей активизации сигнала T_WE, обработать полученные данные и активизировать сигнал T_DRDY снова. В данном случае блочной передачи Целевое Устройство генерирует дополнительные циклы ожидания на шине.

3.4.2 Настройка конфигурационного пространства

Параметры необходимые для настройки конфигурационного пространства находятся в файле CORE_SET.VHD.

Vendor ID - Производитель устройства, присваивается Bluetooth SIG. По умолчанию установлен 0x1999.

constant VENDOR_ID : std_logic_vector(15 downto 0):=”0001100110011001”;

Device ID - Тип устройства, определяется разработчиком. По умолчанию установлен 0x680C.

constant DEVICE_ID : std_logic_vector(15 downto 0):=”0110100000001100”;

Class ID - Определяется разработчиком в соответствии с функциональной принадлежностью устройства определённой в спецификации Bluetooth. По умолчанию установлен 0x0B4000.

constant CLASS_ID: std_logic_vector(23 downto 0):=”00001011” & “01000000” & 00000000”;

Revision ID - Номер версии, определяется разработчиком. По умолчанию установлен 0x01.

constant REV_ID: std_logic_vector(7 downto 0):=”00000001”;

Subsystem Vendor ID - идентичен Vendor ID

constant SUBVENDOR_ID : std_logic_vector(15 downto 0):=”0001100110011001”;

Subsystem Device ID - идентичен Device ID

constant SUBDEVICE_ID : std_logic_vector(15 downto 0):=”0110100000001100”;

Maximum Latency - содержимое регистра не имеет значения при работе устройства в качестве Целевого

constant MAX_LAT: std_logic_vector(7 downto 0):=”00000000”;

Minimum Grant - содержимое регистра не имеет значения при работе устройства в качестве Целевого

constant MIN_GNT: std_logic_vector(7 downto 0):=”00000000”;

Interrupt Line - определяет линию пользовательского прерывания. 0x00 - прерывание не используется; 0x01 - INTA#

constant INT_LINE: std_logic_vector(7 downto 0):=”00000001”;

Каждый из Базовых Адресных Регистров может быть настроен на декодирование пространства Ввода/Вывода или Памяти. Наличие Базового Адресного Регистра (х) в пространстве конфигурации определяется значением константы BARx_PRESENT. Тип и диапазон декодируемого пространства определяется константой BARx_MAP.

В нашем устройстве имеется буфер приема-передачи BUF_IN_OUT. Размер буфера - 512 двойных слов - 5124=2048 байт. Настроим базовый адресный регистр BAR0 для декодирования 2Kбайт пространства памяти.

Настройка BAR0 в файле CORE_SET.VHD следующая:

constant BAR0_PRESENT: boolean:= TRUE;

constant BAR0_MAP:

std_logic_vector(31 downto 0):=”11111111111111111111100000000000”;

constant BAR0_DWIDTH: integer := 21;

Так же, мы имеем 7 регистров: регистр статуса, регистр управления, регистр адреса, два регистра ключа, регистр принятой команды и регистр передаваемой команды. Каждый регистр рассматривается как 32-битный, так как Bluetooth оперирует блоками двойных слов (неиспользуемые биты просто не существуют физически). Следовательно нам необходимо еще 74=28 байт. Настроим базовый адресный регистр BAR1 для декодирования 32 байт пространства памяти.

Настройка BAR1 в файле CORE_SET.VHD следующая:

constant BAR0_PRESENT: boolean:= TRUE;

constant BAR0_MAP:

std_logic_vector(31 downto 0):=”11111111111111111111111111100000”;

constant BAR0_DWIDTH: integer := 27;

Итого, у нас в устройстве сконфигурировано два пространства памяти - одно на 2 Кбайт, другое на 32 байта (из которых используются только 28 байт).

3.4.3 Подключение блока памяти к контроллеру Bluetooth

Подключим порт А буфера приема-передачи (см. 3.5) к контроллеру Bluetooth. Когда драйвер приложения пользователя обращается к пространству памяти буфера, сконфигурированному в регистре BAR0, контроллер Bluetooth активизирует сигнал T_BARHIT[0]. Схемотехническая интерпретация подключения приведена на рисунке 3.19. Аналогичным образом подключаются все остальные регистры.

Рисунок 3.19 - Схемотехническая интерпретация подключения порта А блока памяти BUF_IN_OUT

3.5 Конфигурация памяти

Все современные ПЛИС высокой сложности включают в свой состав блоки статической памяти (ЗУ) с произвольным доступом достаточно большого объема . Внутренняя память ПЛИС организована по модульному принципу и может реконфигурироваться в самые разнообразные структуры. Поэтому проблема реализации подсистем памяти в проектах состоит не столько в проектировании отдельных блоков памяти и даже не в создании средств доступа, сколько в выборе конфигурации из числа вариантов, предлагаемых в библиотеках типовых решений СПАР, и их соответствующего представления в проекте.

В состав библиотек фирмы Xilinx достаточно давно введены модули двухпортовой памяти . В таблице 3.1 приведены стандартные библиотечные модули блочной двухпортовой памяти. Для нашего проекта подойдет модуль RAMB4_S8_S16.

Таблица 3.1

Каждый порт представлен входом адреса (ADDRA для канала A и ADDRB для канала B), входом данных (DIA и DIB, соответственно) и выходом данных (DOA и DOB). Модуль обеспечивает полностью симметричный режим работы. Возможно обращение к обоим портам в одном цикле как по чтению, так и по записи с произвольными адресами запроса. Единственное, и вполне естественное, ограничение - это недопустимость одновременной записи по одному адресу. Но в нашем случае такого произойти не может, что заложено в алгоритм работы пакетного контроллера.

На рисунке 3.20 представлен модуль памяти RAMB4_S8_S16.



Рисунок 3.20 - Модуль памяти RAMB4_S8_S16 библиотеки элементов Xilinx

3.6 Проектирование структуры блока шифратора-дешифратора AES

При проектировании специализированных устройств передачи данных реализуемых на ПЛИС актуальна задача реализации криптоалгоритмов на этой же элементной базе. Так как отказ от применения внешних микросхем реализующих тот или иной криптоалгоритм и реализация этого алгоритма на одной ПЛИС вместе с проектируемым устройством обладает рядом преимуществ. Во-первых, увеличивается надежность проектируемого устройства, обусловленная меньшим количеством внешних соединений. Во-вторых, уменьшаются габаритные размеры и энергопотребление устройства, за счет сокращение количества элементов схемы. В-третьих, появляется возможность замены криптоалгоритма без внесения изменений в схему устройства.

На данный момент алгоритм АES является одним из самых распространенных в мире и принят разными организациями и странами в качестве стандарта. Изобилие повторений в алгоритме делает его идеальным для реализации в специализированной микросхеме.

3.7 Блок вычисления контрольной последовательности

Передача данных по радиоканалу связи осуществляется в соответствии с протоколом А.25. Этот протокол предусматривает помехоустойчивое кодирование блоков данных с образующим полиномом p(x)=x16+x12+ x5+1.

Последовательность действий для вычисления контрольной последовательности по алгоритму CRC16 следующий: к исходному сообщению добавляется 16 нулевых битов, выполняется деление информационной последовательности и 16 добавленных битов на полином p(x)=x16+x12+ x5+1, формируется остаток от деления, который и является вычисленным результатом контрольной последовательности.

Исходя из этих соображений, легко реализовать прямой алгоритм вычисления с помощью VHDL. В блоках Decoder_Frame и Coder_Frame используется два модуля: CRC16_8 и CRC16_64, вычисляющие контрольное поле для информационных кадров и для управляющих (см. протокол передачи).

Блок Decoder_Frame вычисляет контрольную последовательность у соответствующего кадра, сравнивает с принятой последовательностью, вычисленной передатчиком, и вырабатывает соответствующее прерывание.

Блок Coder_Frame вычисляет контрольную последовательность для информационного или управляющего кадра в зависимости от сигналов EncryptData_Ok и CreateComFrame соответственно.

Блоки Coder_Frame и Decoder_Frame являются комбинационными схемами, то есть вычисление результата происходит меньше чем за один такт.

Исходные тексты VHDL описания модулей CRC16_8 и CRC16_64 приведены в приложении.

3.8 Ассемблер и дизассемблер кадров

Формирователи кадров построены на основе сдвиговых регистров.

По сигналу RX блока Disassembler_frame разрешается тактирование сдвиговых регистров сигналом Clk_M приемопередающего модуля (Частота Clk_M равна скорости следования символов в канале связи, в нашем случае 1 МГц). С помощью простых схем сравнения происходит идентификация флагов кадра, и формирование соответствующего прерывания InfFrame_In или ComFrame_In для последующих блоков обработки информации.

Аналогичным образом построен и блок Assembler_frame. По сигналу блока Coder_Frame InfFrame_load или ComFrame_load данные загружаются в соответствующие сдвиговые регистры и по сигналу управляющего автомата TxComFrame или TxInfFrame разрешается сдвиг бит по тактовому сигналу Clk_M.

3.9 Логический синтез проекта

Синтез схемы по ее модели-спецификации на языке высокого уровня VHDL выполняется воплощением проектируемого цифрового устройства в виде так называемого логического проекта - схемы на вентильном уровне, то есть схемы, детализированной до уровня отдельных вентилей - примитивов представления цифрового устройства на логическом уровне.

Синтез выполнен в пакете XST , входящего в состав САПР ISE 6.3 c настройками синтеза по умолчанию для микросхемы серии Spartan-II - XC2S100 со следующими характеристиками:

Таблица 3.2 - Ресурсы микросхемы XC2S100

Характеристика	Значение
Логические ячейки	2 700
Системные вентили	100 000
Блочная ОЗУ, бит	40 960

Результаты синтеза сведены в таблицу 3.3.

Таблица 3.3 - Распределение ресурсов ПЛИС пакетного контроллера

Модуль проекта	Количество логических ячеек	Длительность цикла, нс	Частота, МГц	Блочная память, бит
Bluetooth_Control	255	16.070	62.228
Control_Unit	38	4.863	205.634
АES_Scrambler	714	7.540	132.626
Coder/Decoder	282	14	67
Assembler_Frame	180	4.838	206.697
Disassembler_Frame	10	3.0	333.333
BUF_IN_OUT				16 384
Всего	1479	16.070	62.228	16 384

Отсюда видно, что в данной реализации проекта мы задействуем всего около 50% ресурсов кристалла и 40% блочной памяти. Из таблицы следует, что самым ресурсоемким модулем в проекте является шифратор/дешифратор АES (714 логических ячеек из 2700). Данную схему можно оптимизировать, реализовав функции S-блоков с помощью таблиц соответствия (LOOK-UP TABLES), разместив их в блочной памяти ПЛИС.

3.10 Выбор ПЛИС

Описанная выше структура разрабатываемого цифрового устройства предполагает реализацию в ПЛИС архитектуры FPGA. Это обусловлено требованиями логической емкости проекта (см. 3.9), неограниченным количестве перепрограммировании кристалла, наличием блочной памяти, совместимостью с технологией Bluetooth.

ПЛИС класса FPGA представляет собой матрицу маловходовых (от двух до пяти входов) логических элементов, триггеров, отрезков линий связи, соединяемых перемычками из полевых транзисторов. Судя по английскому названию - Field Programmable Gate Array (FPGA) - ПЛИС программируются изменением уровня электрического поля в затворах этих транзисторов. Затворы всех "программирующих" полевых транзисторов подключены к выходам триггеров одного длинного сдвигового регистра, который заполняется при программировании ПЛИС.

Прошивка обычно хранится в ПЗУ, стоящем рядом с ПЛИС и после включения питания или по сигналу сброса она автоматически переписывается в программирующий сдвиговый регистр ПЛИС. Этот процесс называется конфигурированием ПЛИС.

На сегодняшний день перспективными сериями микросхем архитектуры FPGA фирмы Xilinx являются:

- серия ПЛИС FPGA Virtex;

- серия ПЛИС FPGA Spartan;

Остановим свой выбор на семействе микросхем Spartan-II (семейства Spartan и Spartan XL в настоящее время выпускаются, и будут еще выпускаться в течение длительного времени, но они не рекомендованы для применения в новых проектах). Стоимость ПЛИС Spartan-II эквивалентна стоимости заказных специализированных интегральных схем в партиях от 100 000 штук и в 3-4 раза меньше, чем стоимость ПЛИС семейства Virtex при розничных объёмах. Такое снижение цены в сравнении с семейством Virtex достигнуто благодаря использованию новой технологии производства кремния и уменьшению номенклатуры корпусов. Набор выполняемых функций аналогичен семейству Virtex, но отсутствует термодиод.

ПЛИС семейства Spartan-II могут применяться в проектах как альтернатива специализированным интегральным схемам ёмкостью до 200 000 вентилей и системным быстродействием до 200 МГц. Напряжение питания ядра кристалла семейства Spartan-II составляет 2,5 В.

Сравнительные параметры микросхем серии представлены в таблице.

Таблица 3.4. - Основные характеристики семейства Spartan-II.

Исходя из требований логической емкости кристалла (результат логического синтеза проекта) объема необходимой блочной памяти (см. раздел 3) оптимальным выбором (с запасом) будет микросхема XC2S100.

3.11 Краткое описание архитектуры микросхем серии Spartan-II

На площади кристалла ПЛИС размещены матрица конфигурируемых логических блоков (КЛБ или CLB), матрица отрезков линий межсоединений, покрытых матрицами из полевых транзисторов - перемычек. По краям кристалла размешены блоки настраиваемых ОЗУ - BlockRAM. По периметру кристалла размещены блоки ввода-вывода сигналов (IOBs), а также периферийный канал линий межсоединений, называемый Versaring, предназначеный для соединения КЛБ с произвольным IOB линией связи с малой задержкой. На рисунке 3.20 приведена структура архитектуры Spartan-II

Рисунок 3.20 - Структура архитектуры Spartan-II

3.11.1 Быстродействие

Проекты могут работать на системных частотах до 200 МГц и частотах внутри кристалла, превышающих 350 МГц. Блоки ввода-вывода Spartan-II полностью соответствуют спецификациям Bluetooth.

3.11.2 Блоки ввода-вывода

Основным отличительным свойством БВВ семейства Spartan-II является поддержка широкого спектра стандартов сигналов ввода-вывода, что позволяет сопрягать Spartan-II с большинством быстродействующих элементов памяти и шинных интерфейсов. На рисунке 3.21 представлена структурная схема БВВ. В таблице 3.5 перечислены поддерживаемые стандарты.

Таблица 3.5 - Поддерживаемые стандарты В/В

Некоторые из указанных выше стандартов требуют подключения напряжения VCCO и/или VREF. Эти внешние напряжения подключаются к контактам микросхемы, которые функционируют группами, называемыми банками.

Как показано на рисунке 3.21, каждая кромка микросхемы разделена на два банка. Каждый банк имеет несколько контактов VCCO , но все они должны быть подключены к одному и тому же напряжению. Это напряжение определяется выбранным для данного банка стандартом выходных сигналов.

Стандарты для выходных сигналов конкретного банка могут быть различными только в том случае, если они используют одинаковое значение напряжения VCCO. Совместимые стандарты показаны в таблице 3.6.

Рисунок 3.21 - Структурная схема блока ввода-вывода

Некоторые стандарты требуют подачи соответствующих пороговых напряжений VREF на входные каскады. При этом определенные БВВ автоматически конфигурируются как входы, соответствующие напряжению VREF. Приблизительно один контакт из шести в каждом банке может выполнять эту роль.

Таблица 3.6 - Совместимые стандарты ввода вывода



Рисунок 3.22 - Банки ввода-вывода Spartan-II

3.11.3 Конфигурируемый логический блок

Базовым элементом КЛБ является логическая ячейка - ЛЯ (Logic Cell - LC). ЛЯ состоит из 4-х входового функционального генератора, логики ускоренного переноса и запоминающего элемента. Выход каждого функционального генератора каждой логической ячейки подсоединен к выходу КЛБ и к D-входу триггера. Каждый КЛБ серии Spartan-II содержит четыре логические ячейки, организованные в виде двух одинаковых секций (Slice), Одна секция показана на рисунке 3.23.

В дополнение к четырем базовым логическим ячейкам, КЛБ серии Spartan-II содержит логику, которая позволяет комбинировать ресурсы функциональных генераторов для реализации функций от пяти или шести переменных. Таким образом, при оценке числа эквивалентных системных вентилей для микросхем семейства Spartan-II, каждый КЛБ приравнивается к 4,5 ЛЯ.



Рисунок 3.23 - Одна секция логической ячейки КЛБ серии Spartan-II

3.11.4 Блочная память

В FPGA Spartan-II встроена особая блочная память (Block SelectRAM) большой ёмкости. Она создана в дополнение к распределенной памяти небольшой ёмкости (SelectRAM), реализованной на таблицах преобразования (Look Up Table RAM - LUTRAM).

Блоки памяти Block Select RAM организованы в виде столбцов. Все кристаллы Spartan-II содержат два таких столбца, по одному вдоль каждой вертикальной кромки. Эти колонки увеличивают полный размер кристалла. Каждый блок памяти равен по высоте четырем КЛБ, таким образом, микросхема Spartan-II, имеющая 8 КЛБ по высоте, содержит 2 блока памяти на колонку и 4 блока памяти в целом.

Каждый блок памяти, как показано на рисунке 4.5, это полностью синхронная двухпортовая RAM с независимым управлением для каждого порта. Размерность шины данных для обеих портов может быть сконфигурирована независимо, что позволяет создавать преобразователи размерности шины. В кристаллах Spartan-II созданы специальные трассировочные ресурсы для связи блочной памяти с блоками CLB и другими блоками блочной памяти.

Рисунок 3.24 - Блок памяти

3.11.5 Программируемая трассировочная матрица

Быстродействие проекта, рассчитанного для наихудшего случая, ограничивает величина задержки для наиболее длинной трассы. Поэтому архитектура трассировочных ресурсов и программы размещения и трассировки созданы с учетом использования их в едином процессе оптимизации. Этот совместный процесс оптимизации минимизирует наиболее длинные пути и, таким образом, создает проект с наилучшей системной производительностью.

3.11.6 Распределение сигналов синхронизации

Spartan-II имеет высокоскоростные, с малыми искажениями трассировочные ресурсы для распределения сигналов синхронизации на всем пространстве микросхемы. Типичное распределение цепей синхронизации показано на рисунке 3.25.

В микросхему встроено четыре глобальных буфера, два - в середине верхней части микросхемы, два - в середине нижней части. Эти буферы через первичные глобальные сети могут подводить сигналы синхронизации на любой тактовый вход.

Для каждого глобального буфера имеется соответствующий, примыкающий к нему контакт микросхемы. Сигнал на вход глобального буфера может подаваться как с этих контактов, так и от сигналов, трассируемых ресурсами общего назначения.

Рисунок 3.25 - Глобальные цепи синхронизации

3.12 Конфигурирование кристалла в устройстве

Конфигурирование - это процесс загрузки битовой последовательности, полученной с помощью программного обеспечения проектирования, во внутреннюю конфигурационную память кристаллов FPGA. Spartan-II может загружаться как побитно (ведущий/подчиненный последовательные режимы и JTAG), так и побайтно (подчиненный параллельный режим).

Конфигурационные данные при выключенном питании должны храниться во внешнем устройстве статической памяти. Для этого применяются ПЗУ Xilinx серии XC1700 (однократно программируемые) или XC1800 (перепрограммируемые в системе). Очевидно, для нашего проекта необходимо использовать перепрограммируемое ПЗУ. Для ПЛИС XC2S100 необходима микросхема - XC18V01 (объем конфигурационной последовательности 1 000 000 бит) .

Рисунок 3.26 - Ведущий режим конфигурации

В свою очередь конфигурационный файл, предназначенный для загрузки в ПЛИС, загружается в ПЗУ посредством стандартного канала JTAG.

В качестве режима конфигурирования выберем ведущий последовательный режим, так как он требует наименьшего количества соединений ПЛИС с микросхемой ПЗУ. Комбинация кодов на специальных входных контактах (M2, M1, M0) позволяет задать режим конфигурирования.

В нашем случае контакты микросхемы M2, M1, M0 = 0.

В ведущем последовательном режиме загрузкой управляет микросхема FPGA и её контакт CCLK является выходом, то есть источником синхросигнала для внешней памяти, где хранится конфигурационный файл. За один такт CCLK загружается 1 бит конфигурационных данных.

На рисунке 3.26 изображена схема ведущего режима последовательной конфигурации.

3.13 Конфигурация ввода-вывода

Блоки ввода-вывода Spartan-II полностью соответствуют спецификациям технологии Bluetooth. Для настройки выводов микросхемы для режима работы Bluetooth на контакты Vcco необходимо подать напряжение 3.3 В (таблица 4.2). Планируется использовать микросхему в корпусе PQ208, в которой все контакты Vcco соединены вместе. Следовательно, ко всем из них должно быть подключено одно и тоже напряжение.

Под Bluetooth контролер выделим банки ввода-вывода - 4,3,2,1. Под интерфейс связи с радиомодемом - банк 5. Назначение выводов микросхем содержится в таблицах на соответствующий корпус .

3.14 Питание микросхемы

Напряжение питания ядра кристалла семейства Spartan-II составляет 2,5 В. Напряжение питания контактов Vcco - 3.3 В. Напряжение питания микросхемы ПЗУ - 3.3 В. Таким образом на интерфейсной плате нам необходимо значения напряжения.

ПЛИС XC2S100 будет потреблять не более 150 мА (2.5 В) и еще меньше по напряжению 3.3 В (Vcco).

4. Моделирование

Разработка любого радиоэлектронного устройства сопровождается физическим или математическим моделированием. Целью моделирования является проверка принятых системотехнических и схемотехнических решений при проектировании.

4.1 Модель системы передачи информации с квадратурным формированием и обработкой ЧМн-сигнала

В разделе 2.2 ВКР описана структурная схема приемо-передающего модуля, в которой основным элементом является квадратурный модулятор/демодулятор. Смоделируем процесс формирования радиосигналов с частотной манипуляцией путем амплитудной модуляции в квадратурных каналах и соответствующей демодуляцией. Исследуем влияния различных параметров передатчика, приемника и канала связи (статистических характеристик помех) на помехоустойчивость моделируемой системы связи.

Поставленную задачу решим с помощью среды визуального программирования Simulink . Данный пакет является приложением к пакету MATLAB. При моделировании с использованием Simulink реализуется принцип визуального программирования, в соответствии с которым, пользователь на экране из библиотеки стандартных блоков создает модель устройства и осуществляет расчеты. Работая с программой Simulink, можно создавать модели линейных и нелинейных, аналоговых, дискретных и смешанных (аналогово-дискретных) цепей и систем, изменять параметры блоков непосредственно во время процесса моделирования и сразу же наблюдать реакцию моделируемой системы.

4.1.1 Квадратурная реализация ЧМн модулятора

При частотной манипуляции каждому возможному значению передаваемого символа сопоставляется своя частота. В течение каждого символьного интервала передается гармоническое колебание с частотой, соответствующей текущему символу. В нашем случае используется бинарная частотная манипуляция, где символу 1 - соответствует частота 2402 МГц, символу 0 - 2403 МГц. Мгновенная частота определяется как:

, (4.1)

где - несущее колебание,

,

- круговая частота рад/с.

Полная фаза высокочастотного колебания находится путем интегрирования :

, (4.2)

Здесь - произвольная постоянная интегрирования.

Наконец, сам ЧМн сигнал имеет следующий вид:

. (4.3)

С другой стороны, любой реальный полосовой сигнал можно представить в комплексной форме как :

, (4.4)

где - комплексная огибающая:

. (4.5)

В формуле (7.4) - это полосовое сообщение, или данные в комплексной форме, а - несущая в комплексной форме. Произведение этих двух величин представляет операцию модулирования, а , действительная часть произведения, - это переданный сигнал. Следовательно, можно выразить следующим образом:

. (4.6)

Таким образом, нам необходимо установить закон изменения синфазной и квадратурной составляющей полосового сообщения для бинарной ЧМн.

Представим модулирующую функцию в форме комплексной огибающей:

(4.7)

Здесь - информационно зависимый член. При получаем:

, (4.7)

Отсюда, , .

Представим ЧМн сигнал в виде (7.6):

. (4.8)

На рисунке 4.1 представлена структурная схема полученного квадратурного модулятора.

Рисунок 4.1 - Квадратурное формирование сигнала с бинарной частотной манипуляцией

4.1.2 Квадратурная реализация ЧМн демодулятора

Принятый радиосигнал , подвергается умножению на два опорных колебания, сдвиг по фазе между которыми составляет :

(4.9)

(4.10)

Каждый из результатов умножения, содержит два слагаемых. Одно из них - низкочастотное (косинус или синус начальной фазы), другое - высокочастотное (сигнал с несущей ). Низкочастотные составляющие выделяются с помощью ФНЧ:

;. (4.11)

Для демодуляции ЧМн полученную фазовую функцию необходимо продифференцировать :

(4.12)

То есть на выходе демодулятора, при , мы получим:

. (4.13)

Рисунок 4.2 - Квадратурная обработка сигнала с бинарной частотной манипуляцией

4.1.3 Символьная синхронизация

Для оптимальной демодуляции все цифровые приемники должны синхронизироваться с переходами поступающих цифровых символов. В нашем случае используется некогерентная ЧМн, следовательно, восстанавливать несущую частоту и фазу опорного колебания не требуется.

В модели будем использовать символьный синхронизатор, принадлежащий к классу разомкнутых синхронизаторов, в котором схема выделяет копию выхода генератора тактовых импульсов передатчика непосредственно из поступающего информационного потока .

Разомкнутые символьные синхронизаторы также иногда называют нелинейными синхронизаторами на фильтрах. Синхронизаторы этого класса генерируют частотный компонент со скоростью передачи символов, пропуская поступающий низкочастотный сигнал через последовательность фильтра и нелинейного устройства. Желательный частотный компонент, передаваемый со скоростью передачи символов, изолируется с помощью полосового фильтра, после чего насыщающий усилитель с высоким коэффициентом насыщения придает ему нужную форму. В результате восстанавливается прямоугольный сигнал генератора тактовых импульсов.

На рисунке 4.3 приведена одна из возможных структурных схем разомкнутого битового синхронизатора.

Рисунок 4.3 - Разомкнутый битовый синхронизатор

Фурье-компонент на частоте тактового генератора создается посредством задержки и умножения. Длительность задержки равна половине периода передачи бита, и это значение является оптимальным, поскольку оно дает наибольший Фурье-компонент . Сигнал всегда будет положительным во второй половине любого периода передачи бита, но будет иметь отрицательную первую половину, если во входном потоке битов произошло изменение состояния. Это дает прямоугольный сигнал содержащий в себе Фурье-компонент на частоте следования битов. Нужный спектральный компонент отделяется с помощью полосового фильтра, и ему придается нужная форма посредством насыщающего усилителя с передаточной функцией следующего вида:

для , для других . (4.14)

4.1.4 Модель системы

В соответствии с описанными выше математическими преобразованиями информационного сигнала в Simulink построена модель системы передачи информации с квадратурным формированием и обработкой ЧМн-сигнала (рисунок 4.4).

Источником информации является генератор ПСП (PN Sequence Generator). Формула генераторного полинома ПСП в данном контексте значения не имеет. Информационное сообщение преобразуется к биполярному виду (блок Unipolar to bipolar converter).

Далее информационный сигнал поступает на квадратурный модулятор, где происходит амплитудная модуляция соответствующих квадратур. После сложения квадратурных компонент амплитудная модуляция исчезает, и результирующий радиосигнал становится частотно-модулированным. Блок Slider Gain моделирует усилитель мощности на выходе передатчика. Девиация частоты равна ± 500 кГц, закон модуляции повторяет исходную биполярную последовательность. Соотношение тактовой частоты информационных символов и девиации частоты сформированного ЧМ - сигнала таково, что он относится к классу сигналов некогерентной ЧМн. Затем сформированный сигнал пропускается через ограниченный по полосе канал связи с аддитивным белым гауссовским шумом и принимается квадратурным приемником, в котором над сигналом производятся операции, обратные описанным выше, для восстановления информационной последовательности.

Рисунок 4.4 - Модель системы передачи информации с квадратурным формированием и обработкой ЧМн-сигнала

Временные диаграммы, поясняющие процесс формирования сигнала, представлены на рисунке 4.5.

На рисунке 4.5 1-й график - цифровая последовательность с выхода генератора ПСП после преобразования в сигнал БВН (Без Возврата к Нулю - биполярный), 2-й - тактовые импульсы сопровождения информационной последовательности, 3-й - сглаженные синусоидой символы в косинусном канале, 4-й - сглаженные синусоидой символы в синусном канале, 5-й - амплитудно-модулированная несущая в косинусном канале, 6-й - амплитудно-модулированная несущая в синусном канале, 7-й -результирующий ЧМн-сигнал.

Рисунок 4.5 - Временные диаграммы работы квадратурного модулятора ЧМн-сигнала

Временные диаграммы, поясняющие процесс квадратурной демодуляции ЧМн-сигнала, представлены на рисунке 4.6.

Здесь на 1-ом графике представлен радиосигнал в смеси в АБГШ после ограничения по полосе (блок Analog Filter Design 3 - фильтр Баттерворта 2-го порядка с полосой 2 МГц - в заданном диапазоне работы системы (2402.5 МГц)), 2-й график - радиосигнал, умноженный на несущую частоту. Это косинусный канал квадратурного демодулятора. На 3-ем графике представлен сигнал после перемножения в синусном канале. На 4-ом и 5-ом графиках изображены осциллограммы сигналов после ФНЧ (блоки Analog Filter Design). Фильтры Баттерворта 2-го порядка, полоса их немного больше, чем тактовая частота символов в квадратурных каналах - 1000 МГц. По форме они отдаленно напоминают сигналы в квадратурных каналах модулятора после сглаживания информационных символов синусоидой. Далее сигнал поступает на демодулятор, описанный в 7.1.2, и вычисляется значение , после чего стоит блок sign для определения знака (модуль нас не интересует). Соответственно на 6-м графике изображен демодулированный сигнал, а на 7-м графике - сопровождение тактовыми импульсами, полученными по методу выделения синхропоследовательности описанному в 4.1.3.

Рисунок 4.6 - Временные диаграммы работы квадратурного демодулятора ЧМн-сигнала

Для наглядности на рисунке 4.7 приведем отдельно исходную информационную последовательность (график 1), сигнал в смеси с шумом (график 2) и принятую квадратурным способом информационную последовательность (график 3).



Рисунок 4.7 - Результат моделирования - передача информации по радиоканалу с шумами

Спектр сформированного ЧМн-сигнала с шумами, вычисленный с помощью БПФ, представлен на рисунке 4.8.

Построенная модель системы и сформированный ЧМн-сигнал по своим параметрам соответствуют теории и могут служить объектом исследования и применяться при проектировании радиосистемы на начальных стадиях разработки.



Рисунок 4.8 - Спектр сформированного ЧМн сигнала с шумами

5. Безопасность и экологичность проекта

Разрабатываемое устройство работает совместно с ПК, все основные результаты работы интерфейсной платы выводятся на экран монитора. При работе с ПК оператор находится перед дисплеем. Оказываемое воздействие на окружающую среду разрабатываемой системы мало по сравнению с ПК. Поэтому рассмотрим характеристики безопасности и экологичности работы с видеодисплейными терминалами (ВДТ).

Применение ВДТ и ПЭВМ повышает уровень организации труда, дает широкую, оперативную, наглядную, информацию о состоянии производства, ходе технологических процессов, позволяют видеть динамику и оперативную связь.

Стремительное изменение характера труда, переход во все больших видах деятельности человека к управленческим функциям, широкое использование вычислительной техники как главного помощника при выполнении умственных операций привело к появлению специфических опасностей, сопровождающих работу с видеодисплейными терминалами (ВДТ).

Результаты наблюдений и исследований, накопленные в странах Европы и США, показывают, что работа с видеотерминалами может быть вредной для здоровья. Исследования выявили связь между использованием видеотерминалов и множеством заболеваний. К наиболее распространенным симптомам относятся: боли в спине и области шеи, ухудшение зрения, боли в кистевых и плечевых суставах, нарушение сна, хронические головные боли, тошнота, слабость.

Результаты исследований, проведенных отечественными учеными, указывают на стойкое снижение работоспособности и возможность развития различных заболеваний у операторов ВДТ. Этому способствует напряженный нервно - эмоциональный характер труда, специфические условия зрительной работы, вынужденная поза, гиподинамия и гипокинезия.

Лица за ВДТ могут подвергаться воздействию низкоэнергетического рентгеновского и УФ излучения, электромагнитного излучения (экраны наиболее интенсивно излучают на частотах 10,4 - 15 кГц - частоте строчной развертки), статического электричества, возникающего в результате облучения экрана потоком заряженных частиц электронной трубки, а также воздействию шума, неудовлетворительного освещения и микроклимата.