Основы цифровой техники

Аналогичным образом могут быть упрощены у2, у3 и у4:

Не могут быть для рассматриваемого примера доопределены и упрощены функции у0 и у1, которым соответствуют крайние клетки верхней строки карты Карно.

В результате получаем схему дешифратора «3 в 6», приведенную на рис.5.

Применение дешифратора в качестве

универсального логического элемента

Дешифратор кроме своего основного функционального назначения - преобразователя двоичного кода в унитарный, может быть использован для реализации логических функций.

Поясним сказанное на следующем примере. Пусть требуется получить некоторую логическую функцию:

(3)

Каждое из слагаемых выражения (3) представляет собой минтерм заданной логической функции 3-х двоичных переменных. В то же время трехбуквенные минтермы реализуются на выходах дешифратора «3-8» (см. рис.2, а). Следовательно, реализация функции (3) сводится к объединению соответствующих выходов дешифратора, как это показано на рис.6.

Аналогичным образом на базе дешифратора «3-8» может быть реализована любая иная логическая функция трех аргументов. Для реализации произвольного вида логических функций четырех аргументов требуется дешифратор «4-16» и т.д. По этой причине дешифратор может рассматриваться как универсальный логический элемент.

2. Задание на лабораторную работу

Используя ЛЭ, расположенные на стенде, спроектировать схему и исследовать работу (снять таблицу истинности) линейного дешифратора:

1-я бригада - «2 в 4»; выходы прямые;

2-я бригада - «2 в 4»; выходы инверсные;

3-я, 4-я и 5-я бригады - «2 в 4»; выходы прямые; предусмотреть стробирующий вход.

Используя ЛЭ, расположенные на стенде, спроектировать и исследовать работу линейного неполного дешифратора:

1-я бригада - с 7-ю прямыми выходами;

2-я бригада - с 6-ю прямыми выходами;

3-я, 4-я и 5-я бригады - с 5-ю прямыми выходами.

Исследовать работу ИС дешифратора К530 ИД 14.

Используя ИС К530 ИД 14, спроектировать схему и исследовать работу дешифратора с 8-ю инверсными выходами.

На базе дешифратора (п. 2.4) реализовать логическую функцию:

1-я бригада - функция равнозначности (эквивалентности) 3-х аргументов;

2-я бригада - функция нечетности числа единиц 3-разрядного двоичного слова;

3-я бригада - функция нечетности числа нулей 3-разрядного двоичного слова;

4-я бригада - функция четности числа единиц 3-разрядного двоичного слова;

5-я бригада - функция голосования «2 из 3».

Содержание отчета по лабораторной работе

Для каждого пункта задания, соответствующего вашему варианту привести:

Схему.

Аналитические выражения реализуемых функций.

Таблицу истинности (функционирования).

Контрольные вопросы

Дайте определение дешифратора.

Что понимают под унитарным кодом?

Чем отличается полный дешифратор от неполного?

Спроектируйте дешифратор «4-16» по

линейной схеме;

пирамидальной схеме.

Какая схемная реализация является более оптимальной с точки зрения:

а) аппаратурных затрат; б) быстродействия?

Оцените потребное количество и типы ЛЭ и ИС, необходимых для построения дешифраторов а)«6-64», б)«8-256» по линейной и пирамидальной схемам.

Реализовать на базе дешифратора «4-16» с прямыми выходами логическую функцию:

равнозначность 4-х аргументов;

четность 4-х разрядного двоичного слова (четность числа единиц в двоичном слове);

нечетность 4-х разрядного двоичного слова;

Каково назначение стробирующего входа (входа «Разрешение») в ИС дешифраторов?

Используя ИС К530 ИД 14 спроектируйте дешифратор с 16-ю инверсными выходами.

Спроектируйте дешифратор «3 в 8» в базисе ЛЭ «ИЛИ-НЕ».

Лабораторная работа 4

Двоичные сумматоры.

Цель работы: изучение правил выполнения арифметических действий над двоичными числами и исследование принципов построения двоичных сумматоров и вычитателей.

Теоретические основы лабораторной работы.

Правила выполнения арифметических операций.

Арифметические действия (операции) относятся к числу наиболее распространенных операций, выполняемых цифровыми устройствами (ЦУ).

Правила выполнения арифметических операций над двоичными числами аналогичны соответствующим правилам десятичной арифметики и сведены.

Для выполнения арифметических операций над двоичными числами со знаком вводят дополнительный (знаковый) разряд, который указывает, является ли число положительным или отрицательным. Если число положительное, в знаковый разряд проставляется символ 0, если же число - отрицательное, то в знаковый разряд проставляется символ 1. Например, число (+ 5) с учетом знакового разряда (отделяется точкой) запишется как 0.101, а число (-3) - как 1.011.

При сложении чисел с одинаковыми знаками числа складываются и сумме присваивается код знака слагаемых, например

Несколько усложняется операция сложения чисел с разными знаками (алгебраическое сложение), что равносильно вычитанию чисел. В этом случае необходимо определить большее по модулю число, произвести вычитание и присвоить разности знак большего (по модулю) числа.

Для упрощения выполнения этой операции слагаемые представляются в обратном или дополнительном кодах поскольку известно, что операция вычитания (алгебраического сложения) сводится к операции простого арифметического сложения двоичных чисел, представленных в обратном или дополнительном кодах. Положительные числа в прямом, обратном и дополнительном кодах имеют один и тот же вид, а отрицательные - различный.

Чтобы представить отрицательное двоичное число в обратном коде, надо поставить в знаковый разряд 1, а во всех остальных разрядах прямого кода заменить единицы нулями, а нули - единицами, т.е. проинвертировать число.

При записи отрицательного двоичного числа в дополнительном коде, надо поставить 1 в знаковый разряд, а остальные разряды получить из обратного кода числа, прибавлением 1 к младшему разряду.

Приведем примеры записи двоичных чисел со знаками в прямом, обратном и дополнительном кодах.

Число Прямой код Обратный код Дополнительный код

+6 0.110 0.110 0.110

-5 1.101 1.010 1.011

-11 1.1011 1.0100 1.0101

Поясним процедуру вычитания чисел 5 и 3, и 3 и 5. Последовательность и взаимосвязь операций представлена в табл. 2.

Из приведенных примеров следует, что при использовании обратного кода в устройстве, обеспечивающем суммирование многоразрядных двоичных чисел - двоичном сумматоре, необходимо предусмотреть цепь циклического переноса. В случае использования дополнительного кода эта цепь отсутствует.

Из приведенного выше можно сделать следующее заключение. В ЦУ (в компьютере, в частности) нет надобности использовать два специализированных вычислительных устройства, одно из которых - двоичный сумматор, а другое - двоичный вычитатель. Оказывается, что применение простого математического «трюка» (представление двоичных чисел в обратном или дополнительном коде) позволяет приспособить двоичный сумматор для выполнения, как операций сложения двоичных чисел, так и операций их вычитания.

Более того, с помощью двоичного сумматора можно обеспечить также выполнение и операций умножения и деления двоичных чисел (т.е. всех четырех арифметических действий), поскольку умножение представляет собой последовательное сложение, а деление - последовательное вычитание. Примеры выполнения этих операций приведены в табл. 3.

Таблица

Двоичные сумматоры

Суммирование многоразрядных двоичных чисел А=anan-1…a0 и B=bnbn-1…b0 производится путем их поразрядного сложения с переносом между разрядами. Поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполняет арифметическое сложение трех одноразрядных чисел (цифр): цифры данного разряда первого слагаемого (ai), цифры данного разряда второго слагаемого (bi) и цифры (1 или 0) переноса из соседнего младшего разряда (pi). В результате сложения для каждого разряда получаются две цифры - сумма для этого разряда (Si) и перенос в следующий старший разряд (pi+1).

одноразрядного сумматора и его таблица истинности (функционирования) приведены на рис. 1.

Для синтеза схемы одноразрядного сумматора запишем выражения для Si и pi+1 (выходов сумматора):

(1)

(2)

Схема одноразрядного сумматора, построенная в соответствии с выражениями (1) и (2) приведена на рис. 2.

Многоразрядный параллельный сумматор может быть составлен из одноразрядных сумматоров, число которых равно числу разрядов слагаемых, путем соединения выхода, на котором формируется сигнал переноса данного разряда, с входом для сигнала переноса соседнего старшего разряда. Такой способ организации переноса называется последовательным. Пример построения 3-разрядного параллельного сумматора демонстрирует рис. 3. В сумматорах этого типа перенос распространяется последовательно от разряда к разряду по мере образования суммы в каждом разряде. При наиболее неблагоприятных условиях переноса, например, при сложении чисел 11…11 и 00…01 будет иметь место «пробег» единицы переноса через весь сумматор от самого младшего к самому старшему разряду. Поэтому в наихудшем случае время распространения переноса

Тзд.р.пер.=ntзд.р.пер.,

где tзд.р.пер. - время задержки распространения переноса в одном разряде;

n - число разрядов сумматора. Данный тип сумматора наиболее прост с точки зрения схемы цепей распространения переноса, но имеет сравнительно низкое быстродействие.

Более высоким быстродействием обладают сумматоры с параллельным переносом, в которых сигналы переноса формируются во всех разрядах одновременно. Этой цели служат специальные схемы ускоренного переноса.

Двоичные вычитатели.

В п.1.1 была показана возможность замены операции вычитания двоичных чисел операцией их сложения. Для этого уменьшаемое и вычитаемое представляются в обратном или дополнительном кодах.

Рассмотрим примеры применения двоичного сумматора для выполнения операции вычитания. На рис. 4, а приведена схема 3-разрядного двоичного вычитателя, в которой вычитаемое представлено в обратном коде. Она отличается от схемы двоичного параллельного сумматора (рис. 3.) включением 3-х инверторов, обеспечивающих преобразование двоичного числа B=b2b1b0 (вычитаемого) в обратный код и цепью дополнительного (циклического) переноса с выхода переноса 3-го (старшего) разряда на вход переноса 1-го (младшего) разряда.

На рис. 4, б изображена схема 3-разрядного вычитателя, в которой вычитаемое (B) представлено в дополнительном коде. Последнее достигается подачей (прибавлением) “1” к младшему разряду обратного кода вычитаемого. Необходимость в цепи циклического переноса при этом отпадает.

Двоичные сумматоры - вычитатели.

Теперь, когда мы знаем, что двоичные сумматоры можно использовать как для сложения, так и для вычитания, спроектируем схему универсального устройства - сумматора - вычитателя, положив в ее основу схему вычитателя (рис. 4, б). Чтобы эта схема работала как 3-разрядный сумматор, достаточно временно (условно) исключить из нее 3 инвертора и на вход переноса младшего разряда подать “0”. В преобразованном виде эта схема (рис. 5) вместо инверторов содержит три логических элемента М2 (сумма по модулю 2). При подаче 0 на вход V логического элемента М2 информационные биты каждого разряда двоичного числа b2b1b0 проходят через этот элемент без инверсии. Таким образом, при установке 0 на управляющем входе схема складывает двоичные числа a2a1a0 и b2b1b0. Результат появляется на выходных индикаторах. Кроме того, логический 0 на управляющем входе V поступает на вход переноса младшего разряда двоичного сумматора.

Чтобы схема работала как 3-разрядный вычитатель, на управляющем входе V нужно установить уровень логической 1. В этом случае логический элемент М2 действует как инвертор сигналов на входах B одноразрядных сумматоров. Кроме того, логическая 1 на управляющем входе поступает на вход переноса младшего разряда двоичного сумматора.

Задание на лабораторную работу

Используя ЛЭ, расположенные на лабораторном стенде, спроектировать схему и исследовать работу (снять таблицу функционирования) одноразрядного сумматора.

Исследовать работу (снять таблицу функционирования) ИС 2-разрядного сумматора К155ИМ2.

На базе ИС К155ИМ2 спроектировать схему 4-разрядного двоичного сумматора - вычитателя и выполнить следующие арифметические операции А+В и С-D (значения А, В, С, D, соответствующие вашему варианту, приведены в табл.).

№ бригады	1	2	3	4	5
А	2	3	3	4	5
В	2	2	3	2	1
С	6	7	5	5	4
D	5	4	1	3	4

Содержание отчета

Для каждого спроектированного и исследованного в соответствии с заданием устройства должны быть приведены таблицы функционирования и логические выражения реализуемых ими функций и схема устройства.

Контрольные вопросы

Представьте операнды (слагаемые - при сложении; уменьшаемое и вычитаемое - при вычитании) в двоичном обратном коде и выполните следующие операции:

а) (+7) б) (+8) в) (+3) г) (+13)

(+1) (-5) (+8) (+10)

Представьте операнды в двоичном дополнительном коде и выполните те же операции, что и в пункте 1.

Дайте определение одноразрядного сумматора и спроектируйте его схему в ОФПН логических элементов. Сравните потребные для этого аппаратурные затраты (количество ИС) с затратами, необходимыми для схемы, приведенной на рис. 2.

Укажите достоинства и недостатки двоичных сумматоров с последовательным переносом.

На базе ИС К155ИМ2 спроектируйте схему 8-разрядного сумматора - вычитателя.

Лабораторная работа 5

Цифровые компараторы.

Цель работы: изучение правил выполнения операции сравнения двоичных чисел и исследование принципов построения цифровых компараторов.

Теоретические основы лабораторной работы

Компаратором (устройством сравнения) называют функциональный узел, обеспечивающий сравнение двух чисел А и В. Если А и В - n-разрядные двоичные числа, то компаратор именуют цифровым.

Простейшие компараторы формируют на выходе однобитовый сигнал равенства, или неравенства сравниваемых чисел А и В. Эти отношения используются как логические условия в микропрограммах, в устройствах контроля и диагностики ЭВМ, в устройствах автоматики компараторы используются для сигнализации о выходе величин за установленные пределы и т.д.

Компараторы строятся на основе поразрядных операций над одноименными разрядами обоих слов. Слова равны, если попарно равны все одноименные их разряды. Признак (условие) равенства i-х разрядов сравниваемых слов А и В:

(1)

Условие неравенства i-x разрядов:

(2)

Схемная реализация приведенных условий изображена на рис. 1, а.

Схема n-разрядного компаратора на равенство показана на рис.1,

Более сложныекомпараторы выявляют не только факт равенства двух n-разрядных чисел, но и сравнивают числа по значению. Такие компараторы имеют три выхода: “A>B”, “A=B”, “A<B”, и в зависимости от соотношения величин А и В активный уровень (- уровень логической 1) появляется на одном из этих выходов.

Построить такой компаратор можно на базе двоичного сумматора, выполнив на нем операцию вычитания А-В и проанализировав полученный результат. Для этого на сумматор нужно число В подать в дополнительном коде (см. лабораторную работу №4 “Двоичные сумматоры”). Тогда выходной перенос сумматора (р1) будет равен 0 лишь в том случае, когда А строго меньше В. Равенство разности 0 является признаком того, что А=В. Единица переноса при нулевой сумме указывает на то, что А строго больше В. Сказанное иллюстрируют следующие примеры:

Примечание. Вычитание из числа А числа В=1210=11002 заменено прибавлением к А дополнительного кода числа В, равного 01002.

Правила справедливы, если числа А и В рассматриваются как положительные величины, без знака. Если же их старшие разряды трактуются как знаки, то правила будут несколько иные. Их легко вывести самостоятельно, если есть навыки обращения с обратными и дополнительными кодами.

Примером компаратора двоично-кодированных чисел может служить ИС 4-разрядного компаратора К555СП1 (рис. 3). Компаратор имеет 11 входов. Четыре пары входов аi bi (i=0,1,2,3) используются для подачи на них соответствующих разрядов сравниваемых чисел, входы A<B, A=B, A>B позволяют каскадировать несколько ИС компараторов для увеличения разрядности сравниваемых чисел. Компаратор имеет три выхода результатов сравнения: A>B, A=B и A<B. При каскадировании выходы A>B, A=B и A<B схемы, сравнивающей младшие разряды, следует присоединить к одноименным входам последующего каскада. Этим способом с помощью двух компараторов СП1 можно сравнивать два восьмиразрядных слова. Нетрудно подсчитать необходимое число каскадов для любой большей.

Все возможные комбинации поразрядных соотношений входных кодов, а также уровней на входах каскадирования сведены в таблицу, где показаны соответствующие результирующие уровни на выходах A>B, A=B и A<B (табл. 1).

Таблица 1

	Входы сравнения данных	Входы наращивания каскадов	Выходы
	a3, b3	a2, b2	a1, b1	а0, b0	I(A>B)	I(A<B)	I(A=B)	A>B	A<B	A=B
1.	a3>b3	x	х	x	x	x	x	B	H	H
2.	a3<b3	х	х	x	x	x	x	H	B	H
3.	a3=b3	a2>b2	х	x	x	x	x	B	H	H
4.	a3=b3	a2<b2	х	x	x	x	x	H	B	H
5.	a3=b3	a2=b2	a1>b1	x	x	x	x	B	H	H
6.	a3=b3	a2=b2	a1<b1	x	x	x	x	H	B	H
7.	a3=b3	a2=b2	a1=b1	a0>b0	x	x	x	B	H	H
8.	a3=b3	a2=b2	a1=b1	a0<b0	x	x	x	H	B	H
9.	a3=b3	a2=b2	a1=b1	a0=b0	H	H	B	H	H	B

Задание на лабораторную работу

На базе 2-х входовых ЛЭ “М2” (К155ЛП5) спроектировать схему и исследовать работу n-разрядного компаратора на равенство, (n=2 для 1-й и 2-й бригад; n=3 для 3-й, 4-й и 5-й бригад).

Порядок выполнения пункта 2.1 задания. При фиксированном значении одного из сравниваемых чисел, например А, равном номеру вашей бригады, установить значение второго числа (В) равным, большим и меньшим А на единицу. Результаты сравнения свести в таблицу.

На базе 4-х разрядного двоичного сумматора спроектировать и исследовать работу компаратора с тремя выходами: A=B, A>B и A<B.

Порядок выполнения пункта 2.2 задания. Четырехразрядный двоичный сумматор построить из двухразрядных сумматоров К155ИМ2.

При фиксированном значении одного из сравниваемых чисел, например А, равном номеру вашей бригады плюс 3, установить значение второго числа (В) равным, большим и меньшим А на 2. Результаты сравнения свести в таблицу.

Исследовать работу ИС 4-х разрядного компаратора К555СП1.

Порядок выполнения пункта 2.3 задания аналогичен порядку выполнения п. 2.2. Кроме того, для фиксации равенства А=В на входы наращивания (A>B) и (A<B) следует подать напряжение низкого уровня, а на вход I(А=В) - напряжение высокого уровня (см. строку 9 табл. 1).

Контрольные вопросы

Приведите определение цифрового компаратора и перечислите его возможные применения.

Запишите условия равенства (неравенства) одноименных разрядов сравниваемых чисел А и В.

Докажите справедливость выражений (1) и (2).

Используя 2-х входовые ЛЭ “М2”, спроектируйте схему n-разрядного цифрового компаратора на равенство (неравенство). Определите потребное для этого число ЛЭ “М2”, других ЛЭ, если n=2, 3, 4, 5.

Чему равно значение выхода схемы (рис. 1, б) при а) А=В, б)А<B и в)A>B?

Выполните требования п. 2.1 задания на лабораторную работу, если в вашем распоряжении имеются 2-х входовые ЛЭ “М2” с инверсными выходами.

Используя ИС К555СП1 спроектируйте схему 8-ми разрядного цифрового компаратора.

Лабораторная работа 6

Устройства контроля работоспособности ЦУ

Цель работы: изучение принципов организации контроля работоспособности ЭВМ и других ЦУ и исследование простейших устройств контроля.

Теоретические основы лабораторной работы

Сложность ЭВМ и других ЦУ обуславливает необходимость организации и проведения контроля их работоспособности. Нарушения нормальной работы ЦУ в независимости от причин их возникновения приводят к появлению ошибок (искажение одного или нескольких разрядов результата) в работе ЦУ. Поэтому ЦУ, как правило, дополняют устройствами автоматического контроля работоспособности (исправности), простейшие из которых способны обнаружить появление ошибок и могут приостановить в этих случаях процесс дальнейшей обработки с тем, чтобы исключить распространение (размножение) ошибок. В отдельных случаях устройства контроля наделены возможностями автоматически исправлять выявленные ошибки (коррекция ошибок) или же обеспечивают безошибочную работу в независимости от того, имеются в ЦУ неисправности (причины ошибок) или их в ЦУ нет (маскирование ошибок).

В основе функционирования ЦУ, дополненных устройствами контроля работоспособности, коррекции и маскирования ошибок лежит принцип избыточности, предполагающий использование той или иной избыточности: временной, информационной, аппаратурной, алгоритмической или их комбинаций.

Контроль по модулю 2 (контроль по четности/нечетности)

Данный метод используют в основном для обнаружения ошибок, возникающих в данных при их передаче по каналам связи или при их хранении в запоминающих устройствах (ЗУ). Метод базируется на применении информационной избыточности и суть его состоит в следующем. Каждое двоичное слово А=am-1…a1a0, содержащее m информационных разрядов и подлежащее передаче по каналу связи или записи в ЗУ дополняется одним разрядом , именуемым контрольным. Причем, в контрольный разряд записывается 0 или 1 таким образом, чтобы сумма единиц в слове, включая и контрольный разряд, была четной при контроле по четности и нечетной при контроле по нечетности. Нетрудно убедиться в том, что сумма равна 1, если число единичных значений ее аргументов нечетное, и 0 если оно четное.

При этом справедливы следующие соотношения:

- при контроле по четности,

- при контроле по нечетности,

В качестве примера в табл. 1 приведены значения контрольного разряда при контроле по четности (чет.) и по нечетности (неч.) для четырехразрядного информационного слова: А=а3а2а1а0.

Полученный таким образом код Ак=а3а2а1а0 именуют кодом с контролем по четности (нечетности). Возможности обнаружения ошибок для обоих вариантов абсолютно идентичны. В дальнейшем при всех передачах по каналам связи или записи в ЗУ слово передается вместе со своим контрольным разрядом. После передачи слова или считывании его из ЗУ вновь производится сложение разрядов кодовой комбинации по модулю 2 и проверяется, сохранилась ли четность (нечетность) суммы (четность/нечетность числа единиц в кодовом слове). Схема, поясняющая применение контроля по модулю 2 (контроля по четности), приведена на рис. 1

Если при передаче кодового слова по каналу связи или при его хранении в ЗУ в нем возникнет одиночная ошибка (исказится любой один разряд), четность (нечетность) числа единиц в слове нарушается, что и обнаруживается схемой контроля. Код с контролем по четности (нечетности).

Схемы, с помощью которых реализуются многовходовые операции “сумма по модулю 2” (М2) над разрядами некоторого двоичного слова называют схемами свертки слова. На практике чаще используется многоярусная схема свертки пирамидального типа (рис. 2, а). На рис. 2, б представлен другой возможный вариант схемной реализации схем свертки - схема ступенчатого типа.

Схемы свертки выпускаются в составе серийных ИС. В качестве примера рассмотрим ИС К155ИП2 (рис. 3). К155ИП2 восьмиразрядная схема для проверки на четность или нечетность суммы единиц входного слова. Микросхема имеет два входа разрешения: четный ЕЕ (even enable) и нечетный ОЕ (odd enable). Эти входы должны получать разноуровневые логические сигналы. Соответственно данным из табл. 2 можно отображать на выходах Е и О четность и нечетность суммы напряжением высокого или низкого уровня (низким или высоким уровнем). К примеру, активным напряжением высокого уровня на выходе Е будет отображена четность кода, если на вход ЕЕ подать напряжение высокого уровня, а на входе ОЕ установить низкий (тогда на выходе О появится напряжение низкого уровня отображающее четность).

Если на входах I0I7 код нечетный, на выходе О будет напряжение высокого уровня (на выходе Е - низкий уровень). Если соединить входы ЕЕ и ОЕ подать на них напряжение высокого и низкого уровня, на выходах О и Е получим инверсные логические уровни.

Проверить четность девятиразрядного слова можно, используя оба входа разрешения, между которыми следует включить инвертор. Для проверки четности числа высоких активных входных уровней девятый разряд данных следует присоединить к ОЕ, а от вывода ОЕ к ЕЕ подать сигнал через инвертор. Для проверки четности числа принятых активных низких уровней следует девятый разряд данных присоединить к ЕЕ, а сигнал от ЕЕ через инвертор подать на ОЕ. Наращивание длины слова обеспечивается за счет последовательного соединения микросхем ИП2, причем выходы Е и О предыдущей микросхемы надо соединить со входами ЕЕ и ОЕ последующей.

Таблица 2

Сумма высоких уровней на входах I0I7	Вход	Выход
	ЕЕ	ЕО	Е (четная)	О (нечетная)
Четная	В	Н	В	Н
Нечетная	В	Н	Н	В
Четная	Н	В	Н	В
Нечетная	Н	В	В	Н
*	В	В	Н	Н
*	Н	Н	В	В

* - при любых кодах на входах I0I7

Контроль дублированием и троированием.

К простейшим методам обнаружения ошибок в работе ЦУ относится также метод дублирования ЦУ и сравнения их выходных сигналов. Метод базируется на использовании аппаратурной избыточности.

Поясним суть этого метода. Допустим, необходимо контролировать работоспособность некоторого одновыходного ЦУ. Возьмем второе устройство (ЦУк), абсолютно идентичное контролируемому и их входы соединим параллельно, а выходные сигналы устройств подадим на схему сравнения (рис. 4). Учитывая то, что вероятность одновременной потери работоспособности (отказа) обоими ЦУ много меньше вероятности отказа одного из них, можно сделать следующее заключение. Если у=ук, то оба ЦУ исправны и полученные на выходе ре-зультаты у и ук не содержат ошибок. Если же уук - отказало одно из ЦУ (один из результатов у или ук ошибочен), но указать, какое именно, не представляется возможным.

Устранить указанное ограничение метода контроля дублированием можно, несколько усложнив схему контроля, а именно, перейдя к троированию аппаратуры (трехкратному резервированию) и выборке результата путем “голосования”. Последнее обеспечивается с помощью так называемого мажоритарного элемента, который передает на выход сигнал, соответствующий большинству из входных. Очевидно, что в случае отказа одного из трех ЦУ (что и является наиболее вероятным) сигнал на выходе мажоритарного элемента (Y) все равно останется верным, т.к. он будет равен зна-чению сигналов, имеющих место на выходах двух других работоспособных ЦУ, т.е. происходит маскирование ошибки. Схема реализации метода контроля троированием аппаратуры с мажоритарным элементом (2) приведена на рис. 5, а, а таблица функционирования ажоритарного элемента на рис. 5, б.

Кроме выхода мажоритарного элемента Y, в таблице приведены и выходы а1 и а0 - старший и младший разряды двухразрядного кода, формируемого узлом, определяющим номер отказавшего ЦУ (А).

Из таблицы функционирования получаем уравнения связи:

(3)

, (4)

(5)

Соответствующая уравнениям связи схема мажоритарного элемента и узла, определяющего номер отказавшего ЦУ приведена на рис. 6.

Задание на лабораторную работу

Используя двухвходовые ЛЭ “М2” спроектировать и исследовать (снять таблицу функционирования) схему свертки m-разрядного двоичного слова: а) пирамидального и б) ступенчатого типов.

m=3 - для бригад №№ 1, 2, 3 и

m=4 - для бригад №№ 4, 5.

Исследовать работу (снять таблицу функционирования) ИС К155ИП2.

Спроектировать и исследовать работу мажоритарного элемента и узла определения номера отказавшего ЦУ (канала).

Примечание: мажоритарный элемент должен быть построен с использованием ЛЭ “И-НЕ”.

Контрольные вопросы

Содержание, возможности и применение контроля по модулю 2.

Суть контроля дублированием, каковы возможности контроля дублированием?

Принцип действия мажоритарного элемента, его применение.

Изобразите схему свертки для проверки на четность n-разрядного двоичного слова, если n=2, 3, 4.

Контроль по четности (нечетности) позволяет обнаружить в 9-разрядном слове d ошибок. а) d=1, б) d=2, в) d=3, г) d=любое нечетное число 9.

Укажите неверный (или неверные) ответ.

Объясните как с помощью ИС К155ИП2 получить значение контрольного разряда чет. (или неч.) для 8-разрядного слова.

Объясните, как с помощью ИС К155ИП2 проконтролировать четность (нечетность) 9-разрядного слова.

Лабораторная работа 7

Мультиплексоры и демультиплексоры

Цель работы: практическое освоение принципов построения мультиплексоров и демультиплексоров и экспериментальное их исследование на лабораторном стенде.

Теоретические основы лабораторной работы

Мультиплексоры

Мультиплексор - это комбинационная многовходовая схема с одним выходом. Входы мультиплексора подразделяются на информационные Д0, Д1, …, Дn-1 и управляющие (адресные) А0, А1, …, Аk-1. Обычно 2k = n, где k и n - число адресных и информационных входов соответственно. Двоичный код, поступающий на адресные входы, определяет (выбирает) один из информационных входов, значение переменной с которого передается на выход y, т.е. мультиплексор реализует функцию:

, если (1)

Таблица функционирования, описывающая работу мультиплексора, имеющего, например, n = 4 информационных (Д0, Д1, Д2, Д3) и k = 2 адресных (А0, А1) входов, представлена в табл. 1.

Вариант схемной реализации мультиплексора “4-1” (“четыре в один”, т.е. коммутирующего данные от одного из четырех входов на единственный выход) и его условное графическое изображение представлены на рис. 1.

Здесь мультиплексор построен как совокупность двухвходовых конъюкторов данных (их число равно числу информационных входов), управляемых выходными сигналами дешифратора, дешифрирующего двоичный адресный код. Выходы конъюкторов объединены схемой ИЛИ.

Рис. 1. Схема мультиплексора с дешифратором (а)и и его условное графическоеизображение

В интегральном исполнении применяется более простая схема, в которой конъюкторы дешифратора одновременно выполняют и функцию конъюкторов данных. Работа мультиплексора при этом описывается соотношением

(2)

Из (2) следует, что при любом значении адресного кода все слагаемые, кроме одного равны нулю. Ненулевое слагаемое равно Дi, где i - значение текущего адресного кода.

В соответствии с этим соотношением строятся реальные схемы мультиплексоров, одна из которых для мультиплексора “четыре в один” приведена на рис. 2. Как правило, схема дополняется входом разрешения работы - Е (показан пунктирной линией). При отсутствии разрешения работы (Е=0) выход у становится нулевым и не зависит от комбинации сигналов на информационных и адресных входах мультиплексора.

Мультиплексоры 4-1, 8-1, 16-1 выпускаются в составе многих серий цифровых интегральных схем и имеют буквенный код КП. Например, К555КП1 - мультиплексор 2-1 (в данном корпусе размещаются четыре мультиплексора), К555КП12 - мультиплексор 4-1 (в одном корпусе размещаются два мультиплексора) и т.д.

В тех случаях, когда функциональные возможности ИС мультиплексоров не удовлетворяют разработчиков по числу информационных входов, прибегают к их каскадированию с целью наращивания числа входов до требуемого значения. Наиболее универсальный способ наращивания размерности мультиплексора состоит в построении пирамидальной структуры, состоящей из нескольких мультиплексоров. При этом первый ярус схемы представляет собой столбец, содержащий столько мультиплексоров, сколько необходимо для получения нужного числа информационных входов. Все мультиплексоры этого столбца коммутируются одним и тем же адресным кодом, составленным из соответствующего числа младших разрядов общего адресного кода. Старшие разряды адресного кода используются во втором ярусе, мультиплексор которого обеспечивает поочередную работу мультиплексоров первого яруса на общий выход.

Пирамидальная схема, выполняющая функцию мультиплексора “16-1” и построенная на мультиплексорах “4-1”, показана на рис. 3.

Демультиплексоры.

Демультиплексор - схема, выполняющая функцию, обратную функции мультиплексора, т.е. это комбинационная схема, имеющая один информационный вход (Д), n информационных выходов (у0, у1, …, уn-1) и k управляющих (адресных) входов (А0, А1, …, Аk-1). Обычно, также как и мультиплексоров, 2k = n. Двоичный код, поступающий на адресные входы, определяет один из n выходов, на который передается значение переменной с информационного входа (Д), т.е. демультиплексор реализует следующие функции:

Таблица функционирования демультиплексора, имеющего n = 4 информационных выходов (у0, у1, у2, у3) и k = 2 адресных входов (А0, А1), представлена в табл. 2.

Таблица 2

Д	А0, А1	у0 у1 у2 у3	Д	А0, А1	у0 у1 у2 у3
0 1 0 1	0 0 0 0 0 1 0 1	0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0	0 1 0 1	1 0 1 0 1 1 1 1	0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1

Уравнения, описывающие работу демультиплексора:

(4)

Схема демультиплексора, построенная по данным уравнениям и его графическое изображение представлены на рис. 4.

Функция демультиплексора легко реализуется с помощью дешифратора, если его вход “Разрешение” (Е) использовать в качестве информационного входа демультиплексора, а входы 1, 2, 4 … - в качестве адресных входов демультиплексора А0, А1, А2, … Действительно, при активном значении сигнала на входе Е избирается выход, соответствующий коду, поданному на адресные входы. Поэтому ИС дешифраторов, имеющих разрешающий вход, иногда называют не просто дешифраторами, а дешифраторами-демультиплексорами (например, К155ИД4, К531ИД7 и др.).

Применение мультиплексоров и демультиплексоров

Термином “мультиплексирование” называют процесс передачи данных от нескольких источников по общему каналу, а устройство, осуществляющее на передающей стороне операцию сведения данных в один канал, принято называть мультиплексором. Подобное устройство способно осуществлять временное разделение сигналов, поступающих от нескольких источников, и передавать их в канал (линию) связи друг за другом в соответствии со сменой кодов на своих адресных входах.

На приемной стороне обычно требуется выполнить обратную операцию - демультиплексирование, т.е. распределение порций данных, поступивших по каналу связи в последовательные моменты времени, по своим приемникам. Эту операцию выполняет демультиплексор. Совместное использование мультиплексора и демультиплексора для передачи данных от n источников к n приемникам по общей линии иллюстрирует рис. 5. (В общем случае число источников данных не равно числу приемников).

Если в схеме (рис. 5) n различных источников и приемников заменить n-разрядными источником и приемником, например, регистрами RGист. и RGпр. (изображены пунктирными линиями), то схема может быть использована для преобразования n-разрядного параллельного кода на передающей стороне в последовательный код (с помощью мультиплексора) и последовательного кода в параллельный на приемной стороне (с помощью демультиплексора). При подобном применении мультиплексора и демультиплексора в качестве их адресных кодов используются выходные сигналы двоичного счетчика, последовательно формирующего на своих выходах двоичные коды чисел от 0 до n-1.

Мультиплексор можно использовать в качестве универсального логического элемента для реализации любой логической функции от числа аргументов, равного числу адресных входов мультиплексора. Покажем это на примере логической функции, заданной своей таблицей истинности (табл. 3).

Выбираем мультиплексор, имеющий три адресных (по числу аргументов функции) и восемь информационных входов. Для реализации заданной функции информационные входы мультиплексора соединим с уровнями логических “1” и “0” в такой последовательности, которая полностью копирует последовательность единиц и нулей функции в таблице истинности (рис. 6). При этом не требуется ни записи СДНФ, ни ее минимизации. Кстати, функция, заданная табл. 3 (четность числа единиц в трехразрядном слове), не упрощается, поэтому для своей реализации, например, в базисе ЛЭ “И-НЕ” требует четырех ЛЭ “3И-НЕ” и трех инверторов, т.е. в сумме потребуется три ИС. В то же время для реализации схемы по рис. 6 требуется всего одна ИС мультиплексора “8-1”. По этой причине, способ реализации функций трех или большего числа аргументов с помощью ИС мультиплексоров весьма популярен у разработчиков.

Задание на лабораторную работу

Используя ЛЭ, установленные на лабораторном стенде, спроектировать схему мультиплексора и исследовать его работу (снять таблицу истинности). Размерность мультиплексора и тип (базис) ЛЭ задаются табл. 4.

Таблица 4

№ бригады (вариант)	Размерность Мультиплексора	Тип (базис) ЛЭ
1	2-1	И-НЕ
2	3-1	И-НЕ
3	3-1	ОФПН(И, ИЛИ, НЕ)
4	4-1	И-НЕ
5	4-1	ОФПН(И, ИЛИ, НЕ)

Исследовать работу (снять таблицу истинности) ИС мультиплексора К531КП2.

На основе ИС мультиплексора К531КП2 спроектировать и испытать схему, реализующую логическую функцию, соответствующую вашему варианту (табл. 5).

Контрольные вопросы

Дайте определение мультиплексора и демультиплексора.

Перечислите применения мультиплексоров и демультиплексоров.

В чем суть каскадирования мультиплексоров? Объясните как на основе ИС мультиплексоров “8-1” спроектировать мультиплексор на 16, 32, и т.д. входов.

На основе ИС мультиплексора “8-1” спроектируйте схему, реализующую логическую функцию :

четности трехразрядного слова (четности числа единиц в трехразрядном слове);

нечетности трехразрядного слова;

у=х1х2+х1х3+х2х3.

Объясните как с помощью демультиплексора можно осуществить преобразование последовательного кода в параллельный.

Объясните как с помощью мультиплексора можно осуществить преобразование параллельного кода в последовательный.

Данные от одного из четырех источников должны последовательно передаваться по одной линии одному из трех приемников. Спроектируйте схемы и объясните работу ЦУ передающей и приемной сторон, обеспечивающих такую возможность.

Лабораторная работа 8

Синтез и исследование триггеров

Цель работы: изучение функционирования триггеров различных типов, принципов их синтеза и взаимопреобразования.

Теоретические основы лабораторной работы

Цифровые устройства последовательностного типа

Все цифровые устройства (ЦУ) принято разбивать на два класса: комбинационные ЦУ (КЦУ) и последовательностные ЦУ (ПЦУ).

Отличительные особенности этих классов ЦУ состоят в следующем. Для КЦУ значения выходных переменных в некоторый момент времени определяются только значениями входных переменных в тот же момент времени. Для ПЦУ значения выходных переменных определяются не только входными переменными в данный момент, но и их значениями в предшествующие моменты времени. Примером, поясняющим принцип работы ПЦУ, является телефон. Чтобы соединиться с определенным абонентом, следует набрать последовательность цифр, соответствующую его номеру. Произойдет ли подключение к нужному абоненту, когда набирается последняя цифра, зависит как от этой цифры, так и от ранее набранной комбинации цифр.

Изменения значений входных переменных ЦУ происходят дискретно во времени. При этом временные интервалы, в течение которых эти значения сохраняются неизменными, называют тактами работы ЦУ. Если пронумеровать такты в порядке их возрастания, то для некоторого k-го такта работы ПЦУ зависимость выходных переменных от входных в общем виде может быть задана соотношением

(1)

где -вектор выходных переменных, соответствующий k-ому такту работы;

m - число выходов ПЦУ;

Для реализации зависимости (1) ПЦУ должно характеризоваться свойством запоминания входных переменных, т.е. устройство должно обладать памятью. Память ПЦУ может охватывать произвольное, но обязательно конечное число (r) тактов работы. Поэтому за ПЦУ закрепились также следующие наименования: ЦУ с памятью, многотактные ЦУ, конечные автоматы.

Свойство запоминания информации обеспечивается наличием у ПЦУ r различных устойчивых внутренних состояний Q1, Q2, …, Qr, каждое из которых характеризуется определенной комбинацией сигналов во внутренних цепях ПЦУ. По аналогии со входными и выходными переменными внутренние переменные (состояния) кодируются двоичными L-разрядными числами. Значение L определяется из соотношения L=[log2r]+1, где […] обозначает целую часть log2r.

Из вышеизложенного следует: ПЦУ - это цифровой преобразователь информации, способный принимать различные состояния, хранить (сохранять) их, переходить под воздействием входных сигналов из одного состояния в другое и формировать выходные сигналы. Следовательно, задание оператора, реализуемого ПЦУ предполагает: во-первых, установление связи выходных переменных со входными и внутренними переменными для одного и того же такта работы ПЦУ, т.е. связи вида

(2)

во-вторых, установление связи внутренних переменных для (k+1)-го такта со значениями входных и внутренних переменных k-го такта, т.е. связи вида

(3)

Приведенные соотношения именуют функциями (уравнениями) выходов (2) и переходов (3). Табличные формы представления указанных функций чаще являются более наглядными и удобными для анализа работы ПЦУ. Соответствующие таблицы называются таблицей выходов и таблицей переходов.

Триггеры являются простейшими ПЦУ. Отличительными особенностями триггеров являются:

1) число внутренних устойчивых состояний равно двум, чему соответствует одна переменная в прямой () или инверсной форме ();

2) число выходов у триггера также равно двум, один из них называют прямым, другой - инверсным. Причем значения выходов равны соответствующим значениям внутренней переменной. Поэтому для триггеров принято прямой выход обозначать - , а инверсный - . Состояние триггера определяется по уровню напряжения на его прямом выходе. Если это напряжение уровня логической единицы, т.е. (при этом ), то говорят, что триггер находится в единичном состоянии (в триггер записана “1”). Если же () - триггер находится в нулевом состоянии (записан “0”).

Классификация триггеров может осуществляться по ряду признаков. Основным из них является признак логического функционирования, при использовании которого триггеры разделяют по виду характеристического уравнения (так применительно к триггерам называется уравнение переходов). Еще одним важным классификационным признаком является способ записи информации в триггеры.

Классификация триггеров по указанным признакам приведена на рис.1.

По логическому функционированию различают триггеры типов RS, D, T, JK. Кроме того, используются комбинированные триггеры, в которых совмещаются одновременно несколько типов, и триггеры со сложной входной логикой (группами входов, связанных между собой логическими зависимостями).

Простейший триггер имеет только один информационный вход (Т), сохраняет свое состояние при подаче на него сигнала уровня “0” и изменяет состояние на противоположное при подаче входного сигнала уровня “1”. Такой триггер называется счетным (со счетным входом) или Т-триггером, его условное графическое изображение приведено на рис. 2. Из таблицы переходов этого триггера (табл. 1) получим выражение для характеристического уравнения

(4)

Нетрудно видеть, что Т-триггер реализует логическую функцию “сумма по модулю 2”.

D-триггер (рис. 2) также имеет один информационный вход (D). Его состояние повторяет входной сигнал предыдущего такта. Переходы D-триггера представлены в табл. 2.

Характеристическое уравнение D-триггера имеет вид:

(5)

Двухвходовые триггеры RS и JK типов устанавливаются (переключаются) в состояние “1” при подаче сигнала уровня “1” на один из входов, обозначаемый S (для RS-триггеров) или J (для JK-триггеров) и устанавливаются (переключаются) в состояние “0” при подаче сигнала уровня “1” на другой вход - R (для RS-триггеров) или K (для JK-триггеров). Будем называть такие входные сигналы устанавливающими или переключающими. При их отсутствии на обоих входах триггеры сохраняют свое состояние. Различия между RS- и JK-триггерами проявляются в их реакциях на одновременную подачу устанавливающих сигналов на оба входа. Для RS-триггера такая комбинация входных сигналов является запрещенной, при одновременной подаче устанавливающих сигналов на оба входа JK-триггера он меняет свое состояние на противоположное. (Исключением является асинхронный RS-триггер, собранный на ЛЭ “И-НЕ”, для которого устанавливающими сигналами являются сигналы уровня логического “0”).

Переходы RS- и JK-триггеров приведены в табл. 3, а графические изображения триггеров на рис. 2.

Из таблицы получим выражения для характеристических уравнений RS- и JK-триггеров, которые после их минимизации принимают вид:

(6)

(7)

По способу записи информации различают асинхронные (нетактируемые) и синхронные (тактируемые) триггеры. В асинхронных триггерах переход в новое состояние вызывается изменениями только входных информационных сигналов. Синхронные триггеры кроме информационных входов имеют отдельный вход синхронизации, обычно обозначаемый буквой С (рис. 3). Изменение состояния синхронного триггера может произойти при одновременном воздействии входных информационных сигналов и сигнала синхронизации.

По способу восприятия синхронизирующих сигналов триггеры делятся на управляемые уровнем и с динамическим управлением. Управление уровнем означает, что при одном уровне синхросигналов (С) триггер воспринимает входные информационные сигналы и реагирует на них, а при другом () не воспринимает и остается в неизменном состоянии. При динамическом управлении разрешение на переключение триггера дается только в момент перепада синхросигнала (на фронте или срезе синхроимпульса). В остальное время действия синхросигнала независимо от его уровня триггер не воспринимает входные сигналы и, следовательно, остается в неизменном состоянии. Синхровход при динамическом управлении может быть прямым или инверсным. При прямом входе разрешение на переключение триггера имеет место при изменении синхросигнала с уровня нуля до уровня единицы (фронт синхроимпульса); если же у триггера инверсный синхровход, его переключения возможны при изменении синхросигнала с уровня единицы до уровня нуля (срез синхроимпульса).

На рис. 4 показаны процессы, происходящие в синхронных триггерах. На диаграммах синхроимпульсов отмечено содержание процессов на отдельных участках, а под диаграммами приведены условные графические изображения синхровходов для соответствующих типов триггеров.

По характеру процесса переключения триггеры делятся на одноступенчатые и двухступенчатые. В одноступенчатом триггере переключение в новое состояние происходит сразу, в двухступенчатом - по этапам. Двухступенчатый триггер состоит из двух - ведущего (М) и ведомого (S) триггеров (рис. 5). Переход в новое состояние происходит в обоих триггерах поочередно. Один из уровней синхросигнала разрешает прием информации в М-триггер, при этом состояние S-триггера остается неизменным. Другой уровень синхросигнала разрешает передачу нового состояния М-триггера в S-триггер.

В составе практически всех серий цифровых ИС имеются ИС триггеров различных типов. Естественно, что триггер с требуемой логикой функционирования может быть спроектирован и на россыпи ЛЭ того или иного функционально полного набора ЛЭ.

Синтез схемы триггера обычно осуществляется по его характеристическому уравнению. Приведем последовательность необходимых для этого действий на примере синтеза RS-триггеров.

Асинхронный RS-триггер. Схема асинхронного RS-триггера, соответствующая характеристическому уравнению (6) может быть построена на ЛЭ любого функционально полного набора. Однако, оптимальное схемное решение получают при использовании ЛЭ монофункциональных наборов “И-НЕ” или “ИЛИ-НЕ”.

Для синтеза схемы асинхронного триггера на ЛЭ “И-НЕ” преобразуем (6) к виду

(6.1)

Соответствующая (6.1) кольцевая схема соединения двух ЛЭ “И-НЕ” приведена на рис. 6, а.

Для построения схемы асинхронного RS-триггера на ЛЭ “ИЛИ-НЕ” преобразуем (6) к выбранному базису ЛЭ. Для этого, используя правило де Моргана, перепишем (6) в виде

Проинвертировав полученные соотношения, получим

(6.2)

Соответствующая (6.2) схема асинхронного RS-триггера на ЛЭ “ИЛИ-НЕ” приведена на рис.6, б.

Из сопоставления рис. 6,а 6,б можно заключить, что схема триггера не меняется при замене одних ЛЭ другими, меняются местами только входы или выходы схемы.

Анализ (6.1) и (6.2) показывает, что асинхронный RS-триггер на ЛЭ “ИЛИ-НЕ” управляется входными сигналами R и S, а на ЛЭ “И-НЕ” - инверсными сигналами и . Другими словами, устанавливающими (переключающими) сигналами для триггера на ЛЭ “ИЛИ-НЕ” являются сигналы уровня логической “1”, а для триггера на ЛЭ “И-НЕ” - уровня логического “0”.

При одновременной подаче переключающих сигналов на оба входа (R=S=1 для триггера на ЛЭ “ИЛИ-НЕ”) или (R=S=0 для триггера на ЛЭ “И-НЕ”) триггер распадается на два автономных инвертора. При этом на его обоих выходах будет сигнал уровня “0” (для триггера на ЛЭ “ИЛИ-НЕ”) или уровня “1” (для триггера на ЛЭ “И-НЕ”), т.е. схема теряет триггерные свойства и поэтому указанные комбинации входных сигналов являются запрещенными.

Переходы асинхронных RS-триггеров, построенных на ЛЭ “ИЛИ-НЕ” и “И-НЕ” приведены в табл. 4 и 5, а на рис. 7 - временные диаграммы, поясняющие работу триггера на ЛЭ “И-НЕ”.

Синхронный RS-триггер. Для получения характеристического уравнения синхронного RS-триггера составим его таблицу переходов, подобную табл. 3, введя в нее третью входную переменную - сигнал синхронизации С. При С=1 триггер изменяет свое состояние в соответствии с логикой функционирования асинхронного триггера, а при С=0 состояния триггера остаются неизменными.

Из таблицы переходов выпишем СДНФ характеристического уравнения, которые после их минимизации имеют вид

(8)

Для построения схемы синхронного RS-триггера в базисе ЛЭ “И-НЕ” дважды проинвертируем (8), в результате получим

(8.1)

Схема, реализующая эти уравнения, приведена на рис.8.

Основой схемы является асинхронный RS-триггер на элементах 3 и 4 (ограничен пунктирным прямоугольником), а элементы 1 и 2 образуют схему входной логики. При С=0 на выходах элементов 1 и 2 действуют единичные сигналы и асинхронный триггер, для которого эти сигналы являются входными, не изменяет своего состояния. Если С=1, то для сигналов S и R элементы 1 и 2 становятся инверторами и асинхронный триггер получает нулевой устанавливающий сигнал от входа, на котором действует единичный сигнал. Следовательно, устанавливающими (переключающими) сигналами для синхронного RS-триггера являются сигналы уровня логической “1”. Временные диаграммы синхронного RS-триггера изображены на рис. 9.

Синхронный D-триггер. Триггер реализует задержку входного сигнала D с помощью тактирования, принимая сигнал только по разрешению тактового сигнала С. Из характеристического уравнения синхронного D-триггера

(9)

видно, что при наличии синхронизирующего сигнала (Сk=1) триггер переходит в состояние Dk: , а при его отсутствии (Сk=0) триггер сохраняет свое состояние: .

Схему синхронного D-триггера легко получить из схемы синхронного RS-триггера (рис. 8). Действительно, если ввести в схему входной логики следующие изменения: заменить входы R и S одним входом - D, соединить выход ЛЭ1 со входом ЛЭ2 (вводимые изменения показаны на рис. 8 штриховыми линиями), то получаем схему, реализующую уравнение (9).

Условное графическое изображение синхронного D-триггера и его временные характеристики приведены на рис. 10.

Т-триггер может быть получен из синхронного RS-триггера (рис. 11, а). Действительно, если синхровход RS-триггера обозначить через Т, его прямой выход соединить со входом R (т.е. сделать R=Q), а инверсный выход со входом С (т.е. сделать S=), то характеристическое уравнение синхронного RS-триггера (8) преобразуется к виду, совпадающему с характеристическим уравнением Т-триггера(4).